JPH08288473A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH08288473A JPH08288473A JP7095299A JP9529995A JPH08288473A JP H08288473 A JPH08288473 A JP H08288473A JP 7095299 A JP7095299 A JP 7095299A JP 9529995 A JP9529995 A JP 9529995A JP H08288473 A JPH08288473 A JP H08288473A
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- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims description 35
- 230000002093 peripheral effect Effects 0.000 claims description 28
- 239000011229 interlayer Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 15
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】工程の煩雑化・コンタクト抵抗の増加を伴なう
ことなく自己整合的に、プラグ等なく直接拡散層と接合
するビット線のＤＲＡＭを提供する。 【構成】ｐ型シリコン基板上に、キャップ絶縁膜８−
１，８−２でそれぞれ覆われたゲート電極５−１，５−
２を形成し、絶縁性スペーサ８−１，８−２を形成す
る。ビット線１１−１はゲート電極５−１とはキャップ
絶縁膜、絶縁性スペーサで絶縁されて自己整合的に拡散
層７−１に接続される。
ことなく自己整合的に、プラグ等なく直接拡散層と接合
するビット線のＤＲＡＭを提供する。 【構成】ｐ型シリコン基板上に、キャップ絶縁膜８−
１，８−２でそれぞれ覆われたゲート電極５−１，５−
２を形成し、絶縁性スペーサ８−１，８−２を形成す
る。ビット線１１−１はゲート電極５−１とはキャップ
絶縁膜、絶縁性スペーサで絶縁されて自己整合的に拡散
層７−１に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特に１ＭＯＳトランジスタ・１キ
ャパシタ型の半導体記憶装置およびその製造方法に関す
る。
その製造方法に関し、特に１ＭＯＳトランジスタ・１キ
ャパシタ型の半導体記憶装置およびその製造方法に関す
る。
【０００２】
【従来の技術】シリコンＬＳＩにおいて、パターンの微
細化にともない、ビットコンタクト開口およびビット線
配線形成が難しくなってきている。
細化にともない、ビットコンタクト開口およびビット線
配線形成が難しくなってきている。
【０００３】通常のセル構造を図１３に示す。この第１
の従来例の構造でメモリセルの集積度を向上させる上で
１つの問題となるものはＭＯＳトランジスタのｎ+ 拡散
層１８−１（ソース・ドレイン領域）とビット線２０と
の接続法である。
の従来例の構造でメモリセルの集積度を向上させる上で
１つの問題となるものはＭＯＳトランジスタのｎ+ 拡散
層１８−１（ソース・ドレイン領域）とビット線２０と
の接続法である。
【０００４】ビット線２０とワード線（ゲート電極５
Ａ）との短絡を防ぐために、目合わせマージンを考慮し
てコンタクト孔Ｃ１Ａはワード線（５Ａ）よりある程度
離さなければならず、メモリセル面積低減の障害となっ
ている。この点を改善する第２の従来例として特開昭６
３−２８１４５７号公報で提案されている構造を図１４
に示す。本構造は、自己整合的にビット線を形成するた
めに、そのコンタクト部分にポリシリコンでなる表面が
平坦なパッド２１を形成しておき、その上にビット線２
０Ａを形成するものである。すなわち、ｐ型シリコン基
板１の表面部に選択的にフィールド酸化膜２を形成して
活性領域を区画し、ゲート酸化膜４Ａを形成し、ポリシ
リコンやポリサイドなどでなるゲート電極５Ｂを形成す
る。次に低濃度ｎ型拡散層でなるソース・ドレイン領域
７Ａ−１，７Ａ−２を形成し、ＣＶＤ法もしくは熱酸化
法によりＳｉＯ2 膜１９Ａでゲート電極４Ａを覆う。Ｓ
ｉＯ2 膜１９Ａはマスク合わせ工程を用いず、自己整合
的にゲート電極を覆っているためメモリセル面積低減に
寄与している。その後、シリコン基板表面に約１０〜２
０ｎｍの薄い酸化膜（図示しない）を形成した後、高濃
度ｎ型ソース・ドレイン領域９Ａ−１，９Ａ−２を形成
する。次に、ビット線のコンタクト孔が形成されるソー
ス・ドレイン上のみ前述の薄い酸化膜を除去し、その後
ポリシリコンをその表面が平坦化されるようにＣＶＤ法
で成長させ、もしくは表面が平坦化されるようにエッチ
バックして、パターニングによりパッド２１を形成す
る。次にキャパシタの下部電極１３Ｂ等の形成を行な
う。
Ａ）との短絡を防ぐために、目合わせマージンを考慮し
てコンタクト孔Ｃ１Ａはワード線（５Ａ）よりある程度
離さなければならず、メモリセル面積低減の障害となっ
ている。この点を改善する第２の従来例として特開昭６
３−２８１４５７号公報で提案されている構造を図１４
に示す。本構造は、自己整合的にビット線を形成するた
めに、そのコンタクト部分にポリシリコンでなる表面が
平坦なパッド２１を形成しておき、その上にビット線２
０Ａを形成するものである。すなわち、ｐ型シリコン基
板１の表面部に選択的にフィールド酸化膜２を形成して
活性領域を区画し、ゲート酸化膜４Ａを形成し、ポリシ
リコンやポリサイドなどでなるゲート電極５Ｂを形成す
る。次に低濃度ｎ型拡散層でなるソース・ドレイン領域
７Ａ−１，７Ａ−２を形成し、ＣＶＤ法もしくは熱酸化
法によりＳｉＯ2 膜１９Ａでゲート電極４Ａを覆う。Ｓ
ｉＯ2 膜１９Ａはマスク合わせ工程を用いず、自己整合
的にゲート電極を覆っているためメモリセル面積低減に
寄与している。その後、シリコン基板表面に約１０〜２
０ｎｍの薄い酸化膜（図示しない）を形成した後、高濃
度ｎ型ソース・ドレイン領域９Ａ−１，９Ａ−２を形成
する。次に、ビット線のコンタクト孔が形成されるソー
ス・ドレイン上のみ前述の薄い酸化膜を除去し、その後
ポリシリコンをその表面が平坦化されるようにＣＶＤ法
で成長させ、もしくは表面が平坦化されるようにエッチ
バックして、パターニングによりパッド２１を形成す
る。次にキャパシタの下部電極１３Ｂ等の形成を行な
う。
【０００５】パッド２１とゲート電極５Ｂとは自己整合
しているので図１３の例のように、目合せ工程が不要で
ある。ただし、前述したＳｉＯ2 膜１９Ａを形成すると
き、低濃度ｎ型ソース・ドレイン領域７Ａ−１，７Ａ−
２上にも絶縁膜が形成ないし成長するはずであり、その
除去法については何等の説明もない
しているので図１３の例のように、目合せ工程が不要で
ある。ただし、前述したＳｉＯ2 膜１９Ａを形成すると
き、低濃度ｎ型ソース・ドレイン領域７Ａ−１，７Ａ−
２上にも絶縁膜が形成ないし成長するはずであり、その
除去法については何等の説明もない
【発明が解決しようとする課題】図１４の構造において
は、コンタクト抵抗を決めるものとして、高濃度ｎ型ソ
ース・ドレイン領域とパッド２１の接触抵抗、パッド自
身の抵抗、パッドとビット線の接触抵抗等がコンタクト
抵抗全体を決定する。しかしながら、微細化が進むと、
接触面積の低下、パッド自体の抵抗増加等のため、コン
タクト抵抗全体の増加が懸念される。またパッド２１の
形成工程が追加された分、全体の工程が増加し、また面
内での加工においても均一性が難しく、メモリセルの歩
留まりの低下が懸念される。
は、コンタクト抵抗を決めるものとして、高濃度ｎ型ソ
ース・ドレイン領域とパッド２１の接触抵抗、パッド自
身の抵抗、パッドとビット線の接触抵抗等がコンタクト
抵抗全体を決定する。しかしながら、微細化が進むと、
接触面積の低下、パッド自体の抵抗増加等のため、コン
タクト抵抗全体の増加が懸念される。またパッド２１の
形成工程が追加された分、全体の工程が増加し、また面
内での加工においても均一性が難しく、メモリセルの歩
留まりの低下が懸念される。
【０００６】本発明の目的は、パッドを介在させること
なくソース・ドレイン領域と自己整合的に接続されるビ
ット線を有する半導体記憶装置およびその製造方法を提
供することにある。
なくソース・ドレイン領域と自己整合的に接続されるビ
ット線を有する半導体記憶装置およびその製造方法を提
供することにある。
【０００７】本発明の目的は、周辺回路のＬＤＤ構造ト
ランジスタと両立可能で漏れ電流の少ないメモリセルを
有する半導体記憶装置およびその製造方法を提供するこ
とにある。
ランジスタと両立可能で漏れ電流の少ないメモリセルを
有する半導体記憶装置およびその製造方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明第１の半導体記憶
装置は、半導体基板にメモリセルアレーと、前記メモリ
セルアレーとの間で信号の授受を行なう周辺回路とを集
積してなる半導体記憶装置において、前記メモリセル
が、前記半導体基板のメモリセルアレー形成領域の表面
部に選択的に形成された素子分離領域で区画される第１
の活性領域を第１のゲート絶縁膜を介して横断する第１
のゲート電極、前記第１のゲート電極の表面及び側面を
それぞれ被覆する第１のキャップ絶縁膜及び第１の絶縁
性スペーサ、並びに前記第１の活性領域に前記第１のゲ
ート電極直下の前記半導体基板領域を挟んで設けられた
一対の第１のソース・ドレイン領域を有してなる第１の
トランジスタと、前記第１のトランジスタの一対の第１
のソース・ドレイン領域の一方に接続し前記第１のキャ
ップ絶縁膜及び第１の絶縁性スペーサによって前記第１
のゲート電極と絶縁されるビット線と、前記第１のトラ
ンジスタ及びビット線を被覆する層間絶縁膜と、前記層
間絶縁膜に設けられた開口部で前記一対の第１のソース
・ドレイン領域の他方に接続し前記層間絶縁膜を選択的
に被覆する下部電極を有するキャパシタとを含むという
ものである。
装置は、半導体基板にメモリセルアレーと、前記メモリ
セルアレーとの間で信号の授受を行なう周辺回路とを集
積してなる半導体記憶装置において、前記メモリセル
が、前記半導体基板のメモリセルアレー形成領域の表面
部に選択的に形成された素子分離領域で区画される第１
の活性領域を第１のゲート絶縁膜を介して横断する第１
のゲート電極、前記第１のゲート電極の表面及び側面を
それぞれ被覆する第１のキャップ絶縁膜及び第１の絶縁
性スペーサ、並びに前記第１の活性領域に前記第１のゲ
ート電極直下の前記半導体基板領域を挟んで設けられた
一対の第１のソース・ドレイン領域を有してなる第１の
トランジスタと、前記第１のトランジスタの一対の第１
のソース・ドレイン領域の一方に接続し前記第１のキャ
ップ絶縁膜及び第１の絶縁性スペーサによって前記第１
のゲート電極と絶縁されるビット線と、前記第１のトラ
ンジスタ及びビット線を被覆する層間絶縁膜と、前記層
間絶縁膜に設けられた開口部で前記一対の第１のソース
・ドレイン領域の他方に接続し前記層間絶縁膜を選択的
に被覆する下部電極を有するキャパシタとを含むという
ものである。
【０００９】本発明第２の半導体記憶装置は、半導体基
板にメモリセルアレーと、前記メモリセルアレーとの間
で信号の授受を行なう周辺回路とを集積してなる半導体
記憶装置において、前記メモリセルが、前記半導体基板
のメモリセルアレー形成領域の表面部に選択的に形成さ
れた素子分離領域で区画される第１の活性領域を第１の
ゲート絶縁膜を介して横断する第１のゲート電極、前記
第１のゲート電極の表面及び側面をそれぞれ被覆する第
１のキャップ絶縁膜及び第１の絶縁性スペーサ、並びに
前記第１の活性領域に前記第１のゲート電極直下の前記
半導体基板領域を挟んで設けられた一対の第１のソース
・ドレイン領域を有してなる第１のトランジスタと、前
記第１のトランジスタの一対の第１のソース・ドレイン
領域の一方に接続し前記第１のキャップ絶縁膜及び第１
の絶縁性スペーサによって前記第１のゲート電極と絶縁
されるビット線と、前記第１のトランジスタ及びビット
線を被覆する層間絶縁膜と、前記層間絶縁膜に設けられ
た開口部で前記一対の第１のソース・ドレイン領域の他
方に接続し前記層間絶縁膜を選択的に被覆する下部電極
を有するキャパシタとを含み、前記周辺回路が、前記半
導体基板の周辺回路形成領域の表面部に選択的に形成さ
れた素子分離領域で区画される第２の活性領域を第２の
ゲート絶縁膜を介して横断する第２のゲート電極、前記
第２のゲート電極の表面及び側面をそれぞれ被覆する第
２のキャップ絶縁膜及び第２の絶縁性スペーサ、前記第
２の活性領域に前記第２のゲート電極直下の前記半導体
基板領域を挟んで設けられた一対の第２のソース・ドレ
イン領域並びに前記一対の第２のソース・ドレイン領域
のそれぞれに連結しこれより高濃度の一対の第３のソー
ス・ドレイン領域を有してなるＬＤＤ構造の第２のトラ
ンジスタを含むというものである。
板にメモリセルアレーと、前記メモリセルアレーとの間
で信号の授受を行なう周辺回路とを集積してなる半導体
記憶装置において、前記メモリセルが、前記半導体基板
のメモリセルアレー形成領域の表面部に選択的に形成さ
れた素子分離領域で区画される第１の活性領域を第１の
ゲート絶縁膜を介して横断する第１のゲート電極、前記
第１のゲート電極の表面及び側面をそれぞれ被覆する第
１のキャップ絶縁膜及び第１の絶縁性スペーサ、並びに
前記第１の活性領域に前記第１のゲート電極直下の前記
半導体基板領域を挟んで設けられた一対の第１のソース
・ドレイン領域を有してなる第１のトランジスタと、前
記第１のトランジスタの一対の第１のソース・ドレイン
領域の一方に接続し前記第１のキャップ絶縁膜及び第１
の絶縁性スペーサによって前記第１のゲート電極と絶縁
されるビット線と、前記第１のトランジスタ及びビット
線を被覆する層間絶縁膜と、前記層間絶縁膜に設けられ
た開口部で前記一対の第１のソース・ドレイン領域の他
方に接続し前記層間絶縁膜を選択的に被覆する下部電極
を有するキャパシタとを含み、前記周辺回路が、前記半
導体基板の周辺回路形成領域の表面部に選択的に形成さ
れた素子分離領域で区画される第２の活性領域を第２の
ゲート絶縁膜を介して横断する第２のゲート電極、前記
第２のゲート電極の表面及び側面をそれぞれ被覆する第
２のキャップ絶縁膜及び第２の絶縁性スペーサ、前記第
２の活性領域に前記第２のゲート電極直下の前記半導体
基板領域を挟んで設けられた一対の第２のソース・ドレ
イン領域並びに前記一対の第２のソース・ドレイン領域
のそれぞれに連結しこれより高濃度の一対の第３のソー
ス・ドレイン領域を有してなるＬＤＤ構造の第２のトラ
ンジスタを含むというものである。
【００１０】本発明半導体記憶装置の製造方法は、半導
体基板にメモリセルアレーと、前記メモリセルアレーと
の間で信号の授受を行なう周辺回路とを集積して半導体
記憶装置を製造する際に、前記半導体基板の表面部に選
択的に素子分離領域を形成することによりメモリセルア
レー形成領域及び周辺回路形成領域にそれぞれ第１の活
性領域及び第２の活性領域を区画する工程と、前記第１
の活性領域及び第２の活性領域の表面にそれぞれ第１の
ゲート絶縁膜及び第２のゲート絶縁膜を形成し、第１の
導電膜及び第１の絶縁膜を全面に順次に堆積しパターニ
ングすることによって前記第１の活性領域及び第２の活
性領域上をそれぞれ横断する第１のゲート電極及び第２
のゲート電極を形成する工程と、前記第１のゲート電
極、第２のゲート電極及び素子分離領域をマスクとする
第１のイオン注入により前記第１の活性領域及び第２の
活性領域にそれぞれ一対の第１のソース・ドレイン領域
及び第２のソース・ドレイン領域を形成する工程と、前
記第１の絶縁膜で表面を覆われた第１のゲート電極及び
第２のゲート電極の側面にそれぞれ第１の絶縁性スペー
サ及び第２の絶縁性スペーサを形成する工程と、前記第
１の活性領域及び第２の活性領域の表面のうちそれぞれ
前記第１のゲート電極と第１の絶縁性スペーサ及び前記
第２のゲート電極と第２の絶縁性スペーサで覆われてい
ない部分にイオン注入時に半導体基板を保護するマスク
絶縁膜を形成する工程と、前記第２の活性領域のマスク
絶縁膜を通して第２のイオン注入を行ない前記一対の第
２のソース・ドレイン領域とそれぞれ連結しこれより高
濃度の一対の第３のソース・ドレイン領域を形成する工
程と、前記第１の活性領域上のマスク絶縁膜を除去し前
記第２の活性領域上のマスク絶縁膜は必要に応じて除去
する工程と、第２の導電膜を堆積しパターニングするこ
とによって前記一対の第１のソース・ドレイン領域の一
方に接続するビット線を形成する工程と、層間絶縁膜を
堆積し前記一対の第１のソース・ドレイン領域の他方に
達する開口を設けたのち第３の導電膜を堆積しパターニ
ングすることによってキャパシタの下部電極を形成する
工程とを有するというものである。
体基板にメモリセルアレーと、前記メモリセルアレーと
の間で信号の授受を行なう周辺回路とを集積して半導体
記憶装置を製造する際に、前記半導体基板の表面部に選
択的に素子分離領域を形成することによりメモリセルア
レー形成領域及び周辺回路形成領域にそれぞれ第１の活
性領域及び第２の活性領域を区画する工程と、前記第１
の活性領域及び第２の活性領域の表面にそれぞれ第１の
ゲート絶縁膜及び第２のゲート絶縁膜を形成し、第１の
導電膜及び第１の絶縁膜を全面に順次に堆積しパターニ
ングすることによって前記第１の活性領域及び第２の活
性領域上をそれぞれ横断する第１のゲート電極及び第２
のゲート電極を形成する工程と、前記第１のゲート電
極、第２のゲート電極及び素子分離領域をマスクとする
第１のイオン注入により前記第１の活性領域及び第２の
活性領域にそれぞれ一対の第１のソース・ドレイン領域
及び第２のソース・ドレイン領域を形成する工程と、前
記第１の絶縁膜で表面を覆われた第１のゲート電極及び
第２のゲート電極の側面にそれぞれ第１の絶縁性スペー
サ及び第２の絶縁性スペーサを形成する工程と、前記第
１の活性領域及び第２の活性領域の表面のうちそれぞれ
前記第１のゲート電極と第１の絶縁性スペーサ及び前記
第２のゲート電極と第２の絶縁性スペーサで覆われてい
ない部分にイオン注入時に半導体基板を保護するマスク
絶縁膜を形成する工程と、前記第２の活性領域のマスク
絶縁膜を通して第２のイオン注入を行ない前記一対の第
２のソース・ドレイン領域とそれぞれ連結しこれより高
濃度の一対の第３のソース・ドレイン領域を形成する工
程と、前記第１の活性領域上のマスク絶縁膜を除去し前
記第２の活性領域上のマスク絶縁膜は必要に応じて除去
する工程と、第２の導電膜を堆積しパターニングするこ
とによって前記一対の第１のソース・ドレイン領域の一
方に接続するビット線を形成する工程と、層間絶縁膜を
堆積し前記一対の第１のソース・ドレイン領域の他方に
達する開口を設けたのち第３の導電膜を堆積しパターニ
ングすることによってキャパシタの下部電極を形成する
工程とを有するというものである。
【００１１】
【作用】本発明第１の半導体記憶装置は、ビット線がメ
モリセルの第１のトランジスタの一対のソース・ドレイ
ン領域の一方と接続されかつ前記第１のトランジスタの
第１のゲート電極とその表面及び側面を覆う第１の絶縁
性スペーサで絶縁されている。ビット線と第１のゲート
電極との間の距離は第１の絶縁性スペーサの幅で定ま
る。
モリセルの第１のトランジスタの一対のソース・ドレイ
ン領域の一方と接続されかつ前記第１のトランジスタの
第１のゲート電極とその表面及び側面を覆う第１の絶縁
性スペーサで絶縁されている。ビット線と第１のゲート
電極との間の距離は第１の絶縁性スペーサの幅で定ま
る。
【００１２】本発明の第２の半導体記憶装置は、メモリ
セルが第１の半導体記憶装置と同じ構成を有し、周辺回
路がＬＤＤ構造の第２のトランジスタを含んでいる。従
って周辺回路のホットキャリア耐量を高くすると同時
に、メモリセルのソース・ドレイン領域の濃度を低くす
ることが可能となる。
セルが第１の半導体記憶装置と同じ構成を有し、周辺回
路がＬＤＤ構造の第２のトランジスタを含んでいる。従
って周辺回路のホットキャリア耐量を高くすると同時
に、メモリセルのソース・ドレイン領域の濃度を低くす
ることが可能となる。
【００１３】発明の半導体記憶装置の製造方法では、メ
モリセルの第１のトラジスタの第１のソース・ドレイン
領域と周辺回路の第２のトランジスタの第２のソース・
ドレイン領域とを同時に形成してからそれぞれのトラン
ジスタに第１，第２の絶縁性スペーサを形成し、第１，
第２のソース・ドレイン領域をマスク絶縁膜で覆ってか
ら第２のトランジスタの高濃度の第３のソース・ドレイ
ン領域を形成し、第１のソース・ドレイン領域上のマス
ク絶縁膜を除去したのちビット線を形成する。従って、
性能の異なる２種類のトランジスタを同時に形成でき
る。また、ビット線を形成するための精密な目合せ工程
などの格別の工程を要しない。
モリセルの第１のトラジスタの第１のソース・ドレイン
領域と周辺回路の第２のトランジスタの第２のソース・
ドレイン領域とを同時に形成してからそれぞれのトラン
ジスタに第１，第２の絶縁性スペーサを形成し、第１，
第２のソース・ドレイン領域をマスク絶縁膜で覆ってか
ら第２のトランジスタの高濃度の第３のソース・ドレイ
ン領域を形成し、第１のソース・ドレイン領域上のマス
ク絶縁膜を除去したのちビット線を形成する。従って、
性能の異なる２種類のトランジスタを同時に形成でき
る。また、ビット線を形成するための精密な目合せ工程
などの格別の工程を要しない。
【００１４】
【実施例】次に、本発明の一実施例について説明する。
【００１５】図１は本発明の一実施例の主要部を示す平
面図、図２（ａ），（ｂ）はそれぞれ図１のＸ−Ｘ線断
面図及びＹ−Ｙ線断面図である。
面図、図２（ａ），（ｂ）はそれぞれ図１のＸ−Ｘ線断
面図及びＹ−Ｙ線断面図である。
【００１６】この実施例は半導体基板（ｐ型シリコン基
板１）にメモリセルアレーと、前述のメモリセルアレー
との間で信号の授受を行なう周辺回路とを集積してなる
半導体記憶装置において、前述のメモリセルが、ｐ型シ
リコン基板１のメモリセルアレー形成領域Ｉの表面部に
選択的に形成された素子分離領域（フィールド酸化膜
２）で区画される第１の活性領域３−１を第１のゲート
酸化膜４−１を介して横断する第１のゲート電極５−
１、第１のゲート電極５−１の表面及び側面をそれぞれ
被覆する第１のキャップ絶縁膜６−１及び第１の絶縁性
スペーサ８−１、並びに第１の活性領域３−１に第１の
ゲート電極５−１直下のｐ型シリコン基板領域を挟んで
設けられた一対の第１のソース・ドレイン領域７−１，
７−２を有してなる第１のトランジスタと、前述の第１
のトランジスタの一対の第１のソース・ドレイン領域の
一方７−１に接続し第１のキャップ絶縁膜６−１及び第
１の絶縁性スペーサ８−１によって第１のゲート電極５
−１と絶縁されＷＳｉx 膜（ｘは約２）でなるビット線
１１−１と、前述の第１のトランジスタ及びビット線１
１−１を被覆する層間絶縁膜１２と、層間絶縁膜１２に
設けられた開口部Ｃ２で一対の第１のソース・ドレイン
領域の他方７−２に接続し層間絶縁膜１２を選択的に被
覆する下部電極１３を有するキャパシタとを含んでい
る。ビット線１１−１が第１のトランジスタのゲート電
極５−１と自己整合して第１の絶縁性スペーサ８−１，
第１のキャップ絶縁膜６−１で絶縁されてソース・ドレ
イン領域７−１と接続されているのでコンタクト孔形成
のための目合せマージンが不要であり、メモリセル面積
の低減上好適であり、また、ＷＳｉx 膜がポリシリコン
のパッドを介さず直接ソース・ドレイン領域と接続して
なるのでコンタクト抵抗が小さい。
板１）にメモリセルアレーと、前述のメモリセルアレー
との間で信号の授受を行なう周辺回路とを集積してなる
半導体記憶装置において、前述のメモリセルが、ｐ型シ
リコン基板１のメモリセルアレー形成領域Ｉの表面部に
選択的に形成された素子分離領域（フィールド酸化膜
２）で区画される第１の活性領域３−１を第１のゲート
酸化膜４−１を介して横断する第１のゲート電極５−
１、第１のゲート電極５−１の表面及び側面をそれぞれ
被覆する第１のキャップ絶縁膜６−１及び第１の絶縁性
スペーサ８−１、並びに第１の活性領域３−１に第１の
ゲート電極５−１直下のｐ型シリコン基板領域を挟んで
設けられた一対の第１のソース・ドレイン領域７−１，
７−２を有してなる第１のトランジスタと、前述の第１
のトランジスタの一対の第１のソース・ドレイン領域の
一方７−１に接続し第１のキャップ絶縁膜６−１及び第
１の絶縁性スペーサ８−１によって第１のゲート電極５
−１と絶縁されＷＳｉx 膜（ｘは約２）でなるビット線
１１−１と、前述の第１のトランジスタ及びビット線１
１−１を被覆する層間絶縁膜１２と、層間絶縁膜１２に
設けられた開口部Ｃ２で一対の第１のソース・ドレイン
領域の他方７−２に接続し層間絶縁膜１２を選択的に被
覆する下部電極１３を有するキャパシタとを含んでい
る。ビット線１１−１が第１のトランジスタのゲート電
極５−１と自己整合して第１の絶縁性スペーサ８−１，
第１のキャップ絶縁膜６−１で絶縁されてソース・ドレ
イン領域７−１と接続されているのでコンタクト孔形成
のための目合せマージンが不要であり、メモリセル面積
の低減上好適であり、また、ＷＳｉx 膜がポリシリコン
のパッドを介さず直接ソース・ドレイン領域と接続して
なるのでコンタクト抵抗が小さい。
【００１７】更に、本実施例では、前述の周辺回路が、
ｐ型シリコン基板１の周辺回路形成領域ＩＩの表面部に
選択的に形成された素子分離領域（フィールド酸化膜
２）で区画される第２の活性領域３−２を第２のゲート
絶縁膜４−２を介して横断する第２のゲート電極５−
２、第２のゲート電極５−２の表面及び側面をそれぞれ
被覆する第２のキャップ絶縁膜６−２及び第２の絶縁性
スペーサ８−２、第２の活性領域３−２に第２のゲート
電極５−２直下のｐ型シリコン基板領域を挟んで設けら
れた一対の第２のソース・ドレイン領域７−１，７−２
並びに一対の第２のソース・ドレイン領域７−１，７−
２のそれぞれに連結しこれより高濃度の一対の第３のソ
ース・ドレイン領域９−１，９−２を有してなるＬＤＤ
構造の第２のトランジスタを含んでいる。この第２のト
ランジスタは、ビット線１１−１と同時に形成されるＷ
Ｓｉx 配線１１−２あるいはアルミニウム合金膜配線１
７に接続されて周辺回路を構成する。ＬＤＤ構造を有し
ているのでホットキャリア耐性が良好で信頼性の高い周
辺回路を形成できる。メモリセル用の第１のトランジス
タは、低濃度のｎ型拡散層で形成でき、ｐｎ接合の逆バ
イアス時の電流（漏れ電流）が小さく保持特性の良いメ
モリセルとすることができる。
ｐ型シリコン基板１の周辺回路形成領域ＩＩの表面部に
選択的に形成された素子分離領域（フィールド酸化膜
２）で区画される第２の活性領域３−２を第２のゲート
絶縁膜４−２を介して横断する第２のゲート電極５−
２、第２のゲート電極５−２の表面及び側面をそれぞれ
被覆する第２のキャップ絶縁膜６−２及び第２の絶縁性
スペーサ８−２、第２の活性領域３−２に第２のゲート
電極５−２直下のｐ型シリコン基板領域を挟んで設けら
れた一対の第２のソース・ドレイン領域７−１，７−２
並びに一対の第２のソース・ドレイン領域７−１，７−
２のそれぞれに連結しこれより高濃度の一対の第３のソ
ース・ドレイン領域９−１，９−２を有してなるＬＤＤ
構造の第２のトランジスタを含んでいる。この第２のト
ランジスタは、ビット線１１−１と同時に形成されるＷ
Ｓｉx 配線１１−２あるいはアルミニウム合金膜配線１
７に接続されて周辺回路を構成する。ＬＤＤ構造を有し
ているのでホットキャリア耐性が良好で信頼性の高い周
辺回路を形成できる。メモリセル用の第１のトランジス
タは、低濃度のｎ型拡散層で形成でき、ｐｎ接合の逆バ
イアス時の電流（漏れ電流）が小さく保持特性の良いメ
モリセルとすることができる。
【００１８】次に、本実施例の製造方法について説明す
る。
る。
【００１９】まず、図３，図４（ａ）（図３のＸ−Ｘ線
断面図），図４（ｂ）（図３のＹ−Ｙ線断面図）に示す
ように、ｐ型シリコン基板１の表面部に選択的にフィー
ルド酸化膜２を形成することによって、メモリセルアレ
ー形成領域Ｉ及び周辺回路形成領域ＩＩにそれぞれ第１
の活性領域３−１及び第２の活性領域３−２を区画し、
それぞれの表面に第１のゲート酸化膜４−１及び第２の
ゲート酸化膜４−２を形成する。
断面図），図４（ｂ）（図３のＹ−Ｙ線断面図）に示す
ように、ｐ型シリコン基板１の表面部に選択的にフィー
ルド酸化膜２を形成することによって、メモリセルアレ
ー形成領域Ｉ及び周辺回路形成領域ＩＩにそれぞれ第１
の活性領域３−１及び第２の活性領域３−２を区画し、
それぞれの表面に第１のゲート酸化膜４−１及び第２の
ゲート酸化膜４−２を形成する。
【００２０】次に、図５，図６（ａ）（図５のＸ−Ｘ線
断面図）、図６（ｂ）（図５のＹ−Ｙ線断面図）に示す
ように、全面にポリシリコン膜やポリサイド膜などを第
１の導電膜として形成し、厚さ１００ｎｍの酸化シリコ
ン膜を第１の絶縁膜として堆積し、パターニングするこ
とによって、第１の活性領域３−１上を横断する第１の
ゲート電極５−１（ワード線を兼ねる）、第２の活性領
域３−２上を横断する第２のゲート電極５−２を形成す
る。第１のゲート電極５−１の表面は第１のキャップ絶
縁膜６−１，第２のゲート電極５−２の表面は第２のキ
ャップ絶縁性６−２で覆われている。次に、熱酸化を行
なって各活性領域のｐ型シリコン基板表面に薄い酸化シ
リコン膜（図示しない）を形成したのち、イオン注入を
行ない低濃度ｎ型拡散層でなるソース・ドレイン領域７
−１，７−２を形成する。
断面図）、図６（ｂ）（図５のＹ−Ｙ線断面図）に示す
ように、全面にポリシリコン膜やポリサイド膜などを第
１の導電膜として形成し、厚さ１００ｎｍの酸化シリコ
ン膜を第１の絶縁膜として堆積し、パターニングするこ
とによって、第１の活性領域３−１上を横断する第１の
ゲート電極５−１（ワード線を兼ねる）、第２の活性領
域３−２上を横断する第２のゲート電極５−２を形成す
る。第１のゲート電極５−１の表面は第１のキャップ絶
縁膜６−１，第２のゲート電極５−２の表面は第２のキ
ャップ絶縁性６−２で覆われている。次に、熱酸化を行
なって各活性領域のｐ型シリコン基板表面に薄い酸化シ
リコン膜（図示しない）を形成したのち、イオン注入を
行ない低濃度ｎ型拡散層でなるソース・ドレイン領域７
−１，７−２を形成する。
【００２１】次に、全面に酸化シリコン膜を堆積し、異
方性エッチングを行なって、図７，図８（ａ）（図７の
Ｘ−Ｘ線断面図）、図８（ｂ）（図７のＹ−Ｙ線断面
図）に示すように、第１のゲート電極５−１及び第２の
ゲート電極５−２の側面にそれぞれ第１の絶縁性スペー
サ８−１及び第２の絶縁性スペーサ８−２を形成する。
このとき、前述したシリコン面を覆う酸化シリコン膜は
除去される。次に、熱酸化法などにより厚さ２０ｎｍ程
度の酸化シリコン膜でなるマスク絶縁膜１０を形成す
る。次に行なうイオン注入時にシリコン基板表面を保護
するためである。次に、メモリセルアレー形成領域Ｉ上
にレジスト膜（図示しない）を形成し、イオン注入を行
なう。第２の活性領域３−２に高濃度ｎ型拡散層でなる
一対の第３のソース・ドレイン領域９−１，９−２を形
成するためである。次に、周辺回路形成領域の第２の活
性領域のうち、ビット線と同時に形成する配線と接続し
ない部分を図示しないレジスト膜で被覆してマスク絶縁
膜１０を除去する。こうして、メモリセルアレー形成領
域ではソース・ドレイン領域７−１，７−２上のマスク
絶縁膜が除去される。これは、ビットコンタクト孔の形
成工程にあたるが、メモリセル部については目合せずれ
により影響はない。周辺回路部の比較的寸法の大きな第
２のトランジスタについてのみ目合せマージンをとれば
良い。
方性エッチングを行なって、図７，図８（ａ）（図７の
Ｘ−Ｘ線断面図）、図８（ｂ）（図７のＹ−Ｙ線断面
図）に示すように、第１のゲート電極５−１及び第２の
ゲート電極５−２の側面にそれぞれ第１の絶縁性スペー
サ８−１及び第２の絶縁性スペーサ８−２を形成する。
このとき、前述したシリコン面を覆う酸化シリコン膜は
除去される。次に、熱酸化法などにより厚さ２０ｎｍ程
度の酸化シリコン膜でなるマスク絶縁膜１０を形成す
る。次に行なうイオン注入時にシリコン基板表面を保護
するためである。次に、メモリセルアレー形成領域Ｉ上
にレジスト膜（図示しない）を形成し、イオン注入を行
なう。第２の活性領域３−２に高濃度ｎ型拡散層でなる
一対の第３のソース・ドレイン領域９−１，９−２を形
成するためである。次に、周辺回路形成領域の第２の活
性領域のうち、ビット線と同時に形成する配線と接続し
ない部分を図示しないレジスト膜で被覆してマスク絶縁
膜１０を除去する。こうして、メモリセルアレー形成領
域ではソース・ドレイン領域７−１，７−２上のマスク
絶縁膜が除去される。これは、ビットコンタクト孔の形
成工程にあたるが、メモリセル部については目合せずれ
により影響はない。周辺回路部の比較的寸法の大きな第
２のトランジスタについてのみ目合せマージンをとれば
良い。
【００２２】次に、ＷＳｉx 膜（Ｘは約２）を厚さ１０
０ｎｍ堆積し、パターニングすることにより、図９，図
１０（図９のＸ−Ｘ線断面図）、図１０（ｂ）（図９の
Ｙ−Ｙ線断面図）に示すように、ビット線１１−１，Ｗ
Ｓｉx 膜配線１１−２を形成する。このパターニングは
Ｃｌ2 を主たる成分とするガスによるＲＩＥ法を用いる
ことによりＷＳｉx 膜を選択的にエッチングでき、シリ
コンや酸化シリコン膜は殆んどエッチングされない。周
辺回路部の第２のトランジスタは、ＷＳｉx 膜配線１１
−２と接続される部分以外はマスク絶縁膜で覆われてい
るので、このエッチングでソース・ドレイン領域がダメ
ージをうけるのを最小限に留めることができる。Ｃ１は
ＷＳｉx 膜と拡散層とのコンタクト部分である。ビット
線１１−１はワード線（ゲート電極５−１）とは第１の
キャップ絶縁膜６−１、第１の絶縁性スペーサ８−１で
絶縁されており、拡散層とは自己整合的に最大限の面積
で接触している。また、拡散層とビット線とがプラグや
パッドなどを介さず直接接触しているのでプラグなどに
なる抵抗増加の懸念はなくなる。
０ｎｍ堆積し、パターニングすることにより、図９，図
１０（図９のＸ−Ｘ線断面図）、図１０（ｂ）（図９の
Ｙ−Ｙ線断面図）に示すように、ビット線１１−１，Ｗ
Ｓｉx 膜配線１１−２を形成する。このパターニングは
Ｃｌ2 を主たる成分とするガスによるＲＩＥ法を用いる
ことによりＷＳｉx 膜を選択的にエッチングでき、シリ
コンや酸化シリコン膜は殆んどエッチングされない。周
辺回路部の第２のトランジスタは、ＷＳｉx 膜配線１１
−２と接続される部分以外はマスク絶縁膜で覆われてい
るので、このエッチングでソース・ドレイン領域がダメ
ージをうけるのを最小限に留めることができる。Ｃ１は
ＷＳｉx 膜と拡散層とのコンタクト部分である。ビット
線１１−１はワード線（ゲート電極５−１）とは第１の
キャップ絶縁膜６−１、第１の絶縁性スペーサ８−１で
絶縁されており、拡散層とは自己整合的に最大限の面積
で接触している。また、拡散層とビット線とがプラグや
パッドなどを介さず直接接触しているのでプラグなどに
なる抵抗増加の懸念はなくなる。
【００２３】次に、図１１，図１２（ａ）（図１１のＸ
−Ｘ線断面図）、図１２（図１１のＹ−Ｙ線断面図）に
示すように、層間絶縁膜１２を形成し、一対の第１のソ
ース・ドレイン領域の他方（７−２）に達する開口Ｃ２
を設け、この開口Ｃ２を埋めてポリシリコン膜を堆積
し、パターニングすることによってスタックトキャパシ
タの下部電極１３を形成し、図１，図２に示すように、
キャパシタ絶縁膜１４，上部電極１５を形成し、層間絶
縁膜１６を形成し、周辺回路形成領域の第３のソース・
ドレイン領域９−１，９−２にそれぞれ達する開口Ｃ３
などを形成し、アルミニウム合金膜配線１７を形成す
る。
−Ｘ線断面図）、図１２（図１１のＹ−Ｙ線断面図）に
示すように、層間絶縁膜１２を形成し、一対の第１のソ
ース・ドレイン領域の他方（７−２）に達する開口Ｃ２
を設け、この開口Ｃ２を埋めてポリシリコン膜を堆積
し、パターニングすることによってスタックトキャパシ
タの下部電極１３を形成し、図１，図２に示すように、
キャパシタ絶縁膜１４，上部電極１５を形成し、層間絶
縁膜１６を形成し、周辺回路形成領域の第３のソース・
ドレイン領域９−１，９−２にそれぞれ達する開口Ｃ３
などを形成し、アルミニウム合金膜配線１７を形成す
る。
【００２４】このようにして、周辺回路用の第２のトラ
ンジスタにＬＤＤ構造をもたせ、メモリセル用には単一
拡散層のソース・ドレイン領域をもつ第１のトランジス
タを同時に形成でき、高濃度ｎ型拡散層を形成するとき
にメモリセルアレー形成領域をレジスト膜などのマスク
で覆っておく以外、格別の工程を追加する必要がない。
しかも、第１のトランジスタとしては本来不要な第１の
絶縁性スペーサをビット線との絶縁に積極的に利用して
ビットコンタクト開口のため従来必要であった目合せマ
ージンが不要となる。従って、工程上の両立性（プロセ
ス・コンパチビリティー）良く、優れた半導体記憶装置
を実現できる。
ンジスタにＬＤＤ構造をもたせ、メモリセル用には単一
拡散層のソース・ドレイン領域をもつ第１のトランジス
タを同時に形成でき、高濃度ｎ型拡散層を形成するとき
にメモリセルアレー形成領域をレジスト膜などのマスク
で覆っておく以外、格別の工程を追加する必要がない。
しかも、第１のトランジスタとしては本来不要な第１の
絶縁性スペーサをビット線との絶縁に積極的に利用して
ビットコンタクト開口のため従来必要であった目合せマ
ージンが不要となる。従って、工程上の両立性（プロセ
ス・コンパチビリティー）良く、優れた半導体記憶装置
を実現できる。
【００２５】本実施例ではキャップ絶縁膜や絶縁性スペ
ーサを酸化シリコン膜で形成したが、窒化シリコン膜な
どその他の絶縁膜を用いてもよい。
ーサを酸化シリコン膜で形成したが、窒化シリコン膜な
どその他の絶縁膜を用いてもよい。
【００２６】
【発明の効果】以上説明したように、本発明第１の半導
体記憶装置は、ワード線（第１のゲート電極）と自己整
合して第１のキャップ絶縁膜及び第１の絶縁性スペーサ
で絶縁され、一対のソース・ドレイン領域の一方と直接
接続するビット線を有しているので、接続用のプラグや
パッドを設けることによる工程の煩雑化や抵抗の増大を
伴なうことなくメモリセル面積の低減が可能となる。ま
た、本発明第２の半導体記憶装置は、更に周辺回路用の
第２のトランジスタがＬＤＤ構造を有しているので、ホ
ットキャリア耐量がよい。第１のトランジスタのソース
・ドレイン領域を低濃度拡散層のみで形成できるので記
憶情報の保持特性を一層よくすることができる。
体記憶装置は、ワード線（第１のゲート電極）と自己整
合して第１のキャップ絶縁膜及び第１の絶縁性スペーサ
で絶縁され、一対のソース・ドレイン領域の一方と直接
接続するビット線を有しているので、接続用のプラグや
パッドを設けることによる工程の煩雑化や抵抗の増大を
伴なうことなくメモリセル面積の低減が可能となる。ま
た、本発明第２の半導体記憶装置は、更に周辺回路用の
第２のトランジスタがＬＤＤ構造を有しているので、ホ
ットキャリア耐量がよい。第１のトランジスタのソース
・ドレイン領域を低濃度拡散層のみで形成できるので記
憶情報の保持特性を一層よくすることができる。
【００２７】また、本発明の半導体記憶装置の製造方法
によれば、このような信頼性及び保持特性が良好で高密
度可能な半導体記憶装置を工程の両立性よく形成するこ
とができる。
によれば、このような信頼性及び保持特性が良好で高密
度可能な半導体記憶装置を工程の両立性よく形成するこ
とができる。
【図１】本発明の一実施例を示す平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】本発明の一実施例の製造方法の説明のための平
面図である。
面図である。
【図４】図３のＸ−Ｘ線断面図（図４（ａ））及びＹ−
Ｙ線断面図（図４（ｂ））である。
Ｙ線断面図（図４（ｂ））である。
【図５】図３に続いて示す平面図である。
【図６】図５のＸ−Ｘ線断面図（図６（ａ））及びＹ−
Ｙ線断面図（図６（ｂ））である。
Ｙ線断面図（図６（ｂ））である。
【図７】図５に続いて示す平面図である。
【図８】図７のＸ−Ｘ線断面図（図８（ａ））及びＹ−
Ｙ線断面図（図８（ｂ））である。
Ｙ線断面図（図８（ｂ））である。
【図９】図７に続いて示す平面図である。
【図１０】図９のＸ−Ｘ線断面図（図１０（ａ））及び
Ｙ−Ｙ線断面図（図１０（ｂ））である。
Ｙ−Ｙ線断面図（図１０（ｂ））である。
【図１１】図９に続いて示す平面図である。
【図１２】図１１のＸ−Ｘ線断面図（図１２（ａ））及
びＹ−Ｙ線断面図（図１２（ｂ））である。
びＹ−Ｙ線断面図（図１２（ｂ））である。
【図１３】第１の従来例について説明するための断面図
である。
である。
【図１４】第２の従来例について説明するための断面図
である。
である。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３−１ 第１の活性領域 ３−２ 第２の活性領域 ４Ａ ゲート酸化膜 ４−１ 第１のゲート酸化膜 ４−２ 第２のゲート酸化膜 ５Ａ，５Ｂ ゲート電極 ５−１ 第１のゲート電極 ５−２ 第２のゲート電極 ６−１ 第１のキャップ絶縁膜 ６−２ 第２のキャップ絶縁膜 ７−１，７Ａ−１，７−２，７Ａ−２ 第１のソース
・ドレイン領域 ８−１ 第１の絶縁性スペーサ ８−２ 第２の絶縁性スペーサ ９−１，９Ａ−１，９−２，９Ａ−２ 第２のソース
・ドレイン領域 １０ マスク絶縁膜 １１−１ ビット線 １１−２ ＷＳｉx 膜配線 １３，１３Ａ，１３Ｂ 下部電極 １４，１４Ａ，１４Ｂ キャパシタ絶縁膜 １５，１５Ａ，１５Ｂ 上部電極 １６，１６Ａ，１６Ｂ 層間絶縁膜 １７ アルミニウム １９，１９Ａ ＳｉＯ2 膜 ２０，２０Ａ ビット線 ２１ パッド
・ドレイン領域 ８−１ 第１の絶縁性スペーサ ８−２ 第２の絶縁性スペーサ ９−１，９Ａ−１，９−２，９Ａ−２ 第２のソース
・ドレイン領域 １０ マスク絶縁膜 １１−１ ビット線 １１−２ ＷＳｉx 膜配線 １３，１３Ａ，１３Ｂ 下部電極 １４，１４Ａ，１４Ｂ キャパシタ絶縁膜 １５，１５Ａ，１５Ｂ 上部電極 １６，１６Ａ，１６Ｂ 層間絶縁膜 １７ アルミニウム １９，１９Ａ ＳｉＯ2 膜 ２０，２０Ａ ビット線 ２１ パッド
Claims (3)
- 【請求項１】 半導体基板にメモリセルアレーと、前記
メモリセルアレーとの間で信号の授受を行なう周辺回路
とを集積してなる半導体記憶装置において、前記メモリ
セルが、前記半導体基板のメモリセルアレー形成領域の
表面部に選択的に形成された素子分離領域で区画される
第１の活性領域を第１のゲート絶縁膜を介して横断する
第１のゲート電極、前記第１のゲート電極の表面及び側
面をそれぞれ被覆する第１のキャップ絶縁膜及び第１の
絶縁性スペーサ、並びに前記第１の活性領域に前記第１
のゲート電極直下の前記半導体基板領域を挟んで設けら
れた一対の第１のソース・ドレイン領域を有してなる第
１のトランジスタと、前記第１のトランジスタの一対の
第１のソース・ドレイン領域の一方に接続し前記第１の
キャップ絶縁膜及び第１の絶縁性スペーサによって前記
第１のゲート電極と絶縁されるビット線と、前記第１の
トランジスタ及びビット線を被覆する層間絶縁膜と、前
記層間絶縁膜に設けられた開口部で前記一対の第１のソ
ース・ドレイン領域の他方に接続し前記層間絶縁膜を選
択的に被覆する下部電極を有するキャパシタとを含むこ
とを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板にメモリセルアレーと、前記
メモリセルアレーとの間で信号の授受を行なう周辺回路
とを集積してなる半導体記憶装置において、前記メモリ
セルが、前記半導体基板のメモリセルアレー形成領域の
表面部に選択的に形成された素子分離領域で区画される
第１の活性領域を第１のゲート絶縁膜を介して横断する
第１のゲート電極、前記第１のゲート電極の表面及び側
面をそれぞれ被覆する第１のキャップ絶縁膜及び第１の
絶縁性スペーサ、並びに前記第１の活性領域に前記第１
のゲート電極直下の前記半導体基板領域を挟んで設けら
れた一対の第１のソース・ドレイン領域を有してなる第
１のトランジスタと、前記第１のトランジスタの一対の
第１のソース・ドレイン領域の一方に接続し前記第１の
キャップ絶縁膜及び第１の絶縁性スペーサによって前記
第１のゲート電極と絶縁されるビット線と、前記第１の
トランジスタ及びビット線を被覆する層間絶縁膜と、前
記層間絶縁膜に設けられた開口部で前記一対の第１のソ
ース・ドレイン領域の他方に接続し前記層間絶縁膜を選
択的に被覆する下部電極を有するキャパシタとを含み、
前記周辺回路が、前記半導体基板の周辺回路形成領域の
表面部に選択的に形成された素子分離領域で区画される
第２の活性領域を第２のゲート絶縁膜を介して横断する
第２のゲート電極、前記第２のゲート電極の表面及び側
面をそれぞれ被覆する第２のキャップ絶縁膜及び第２の
絶縁性スペーサ、前記第２の活性領域に前記第２のゲー
ト電極直下の前記半導体基板領域を挟んで設けられた一
対の第２のソース・ドレイン領域並びに前記一対の第２
のソース・ドレイン領域のそれぞれに連結しこれより高
濃度の一対の第３のソース・ドレイン領域を有してなる
ＬＤＤ構造の第２のトランジスタを含むことを特徴とす
る半導体記憶装置。 - 【請求項３】 半導体基板にメモリセルアレーと、前記
メモリセルアレーとの間で信号の授受を行なう周辺回路
とを集積して半導体記憶装置を製造する際に、前記半導
体基板の表面部に選択的に素子分離領域を形成すること
によりメモリセルアレー形成領域及び周辺回路形成領域
にそれぞれ第１の活性領域及び第２の活性領域を区画す
る工程と、前記第１の活性領域及び第２の活性領域の表
面にそれぞれ第１のゲート絶縁膜及び第２のゲート絶縁
膜を形成し、第１の導電膜及び第１の絶縁膜を全面に順
次に堆積しパターニングすることによって前記第１の活
性領域及び第２の活性領域上をそれぞれ横断する第１の
ゲート電極及び第２のゲート電極を形成する工程と、前
記第１のゲート電極、第２のゲート電極及び素子分離領
域をマスクとする第１のイオン注入により前記第１の活
性領域及び第２の活性領域にそれぞれ一対の第１のソー
ス・ドレイン領域及び第２のソース・ドレイン領域を形
成する工程と、前記第１の絶縁膜で表面を覆われた第１
のゲート電極及び第２のゲート電極の側面にそれぞれ第
１の絶縁性スペーサ及び第２の絶縁性スペーサを形成す
る工程と、前記第１の活性領域及び第２の活性領域の表
面のうちそれぞれ前記第１のゲート電極と第１の絶縁性
スペーサ及び前記第２のゲート電極と第２の絶縁性スペ
ーサで覆われていない部分にイオン注入時に半導体基板
を保護するマスク絶縁膜を形成する工程と、前記第２の
活性領域のマスク絶縁膜を通して第２のイオン注入を行
ない前記一対の第２のソース・ドレイン領域とそれぞれ
連結しこれより高濃度の一対の第３のソース・ドレイン
領域を形成する工程と、前記第１の活性領域上のマスク
絶縁膜を除去し前記第２の活性領域上のマスク絶縁膜は
必要に応じて除去する工程と、第２の導電膜を堆積しパ
ターニングすることによって前記一対の第１のソース・
ドレイン領域の一方に接続するビット線を形成する工程
と、層間絶縁膜を堆積し前記一対の第１のソース・ドレ
イン領域の他方に達する開口を設けたのち第３の導電膜
を堆積しパターニングすることによってキャパシタの下
部電極を形成する工程とを有することを特徴とする半導
体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095299A JP2976842B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置の製造方法 |
| TW085104636A TW300334B (ja) | 1995-04-20 | 1996-04-18 | |
| US08/634,385 US5973343A (en) | 1995-04-20 | 1996-04-18 | Semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner and process of fabrication thereof |
| EP96106136A EP0739035A3 (en) | 1995-04-20 | 1996-04-18 | DRAM bit line contact |
| KR1019960011831A KR100215353B1 (ko) | 1995-04-20 | 1996-04-19 | 반도체 기억 장치 및 그 제조 방법 |
| US08/964,110 US6143600A (en) | 1995-04-20 | 1997-11-05 | Method of fabricating a semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095299A JP2976842B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288473A true JPH08288473A (ja) | 1996-11-01 |
| JP2976842B2 JP2976842B2 (ja) | 1999-11-10 |
Family
ID=14133901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095299A Expired - Lifetime JP2976842B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5973343A (ja) |
| EP (1) | EP0739035A3 (ja) |
| JP (1) | JP2976842B2 (ja) |
| KR (1) | KR100215353B1 (ja) |
| TW (1) | TW300334B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3802226B2 (ja) * | 1998-04-08 | 2006-07-26 | 沖電気工業株式会社 | プリチャージ回路 |
| JP3499752B2 (ja) * | 1998-08-20 | 2004-02-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
| DE19848999A1 (de) * | 1998-10-23 | 2000-05-11 | Siemens Ag | Speicherzellenanordnung und Implantationsmaske zum Herstellen von dieser |
| JP3464956B2 (ja) * | 1999-12-09 | 2003-11-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
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| US6504210B1 (en) | 2000-06-23 | 2003-01-07 | International Business Machines Corporation | Fully encapsulated damascene gates for Gigabit DRAMs |
| US6483139B1 (en) * | 2001-07-05 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device formed on semiconductor substrate |
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| JPH0497565A (ja) * | 1990-08-15 | 1992-03-30 | Sony Corp | 半導体メモリ |
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| KR930009593B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법(HCC Cell) |
| KR950009741B1 (ko) * | 1991-10-10 | 1995-08-26 | 금성일렉트론주식회사 | 반도체 메모리 셀의 제조방법 및 그 구조 |
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| US5459341A (en) * | 1993-02-12 | 1995-10-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JPH0794600A (ja) * | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR0150252B1 (ko) * | 1993-07-13 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치의 제조방법 |
-
1995
- 1995-04-20 JP JP7095299A patent/JP2976842B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-18 TW TW085104636A patent/TW300334B/zh active
- 1996-04-18 EP EP96106136A patent/EP0739035A3/en not_active Withdrawn
- 1996-04-18 US US08/634,385 patent/US5973343A/en not_active Expired - Fee Related
- 1996-04-19 KR KR1019960011831A patent/KR100215353B1/ko not_active IP Right Cessation
-
1997
- 1997-11-05 US US08/964,110 patent/US6143600A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6143600A (en) | 2000-11-07 |
| TW300334B (ja) | 1997-03-11 |
| KR960039386A (ko) | 1996-11-25 |
| JP2976842B2 (ja) | 1999-11-10 |
| EP0739035A3 (en) | 2002-01-02 |
| KR100215353B1 (ko) | 1999-08-16 |
| US5973343A (en) | 1999-10-26 |
| EP0739035A2 (en) | 1996-10-23 |
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