KR100668745B1 - 반도체 소자의 트랜지스터 형성 방법 - Google Patents

반도체 소자의 트랜지스터 형성 방법 Download PDF

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Abstract

반도체 소자의 트랜지스터 형성방법이 제공된다. 본 발명의 반도체 소자의 트랜지스터 형성방법은 반도체 기판 상에 복수의 게이트 스택을 형성하는 단계, 및 복수의 게이트 스택이 형성된 반도체 기판 상에 싱글 타입 라디칼 어시스트 화학기상증착 장비를 이용하여 스페이서 산화막을 형성하는 단계를 포함한다. 또한, 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 게이트 스택의 형성 단계 후에, 복수의 게이트 스택 표면을 산화하는 단계, 복수의 게이트 스택 양측의 반도체 기판 내에 LDD 영역을 형성하는 단계, 및 복수의 게이트 스택 상에 버퍼 산화막 및 스페이서 질화막을 순차 형성하는 단계를 더 포함할 수 있다.
반도체 소자, 트랜지스터, 라디칼 어시스트, CVD, TEOS

Description

반도체 소자의 트랜지스터 형성 방법{Method for forming the transistor of semiconductor device}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 간략화 된 공정 단면도이다.
도 2과 도 3는 본 발명의 스페이서 산화막(118)의 형성에 사용되는 라디칼 어시스트 화학기상증착 장비를 나타내는 도면이다.
도 4는 종래에 TEOS를 이용하여 스페이서 산화막을 형성하는 경우와 본 발명에 의해 스페이서 산화막을 형성하는 경우에 있어서의 문턱전압의 차이(ΔVt)의 개선효과 및 로딩 이펙트의 개선효과를 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 102: 게이트 절연막
104: 게이트 도전막 106: 금속 실리사이드막
108: 하드마스크막 110: 게이트 스택
114: 버퍼 산화막 116: 스페이서 질화막
118: 스페이서 산화막 120: 게이트 스페이서
130: 복수의 게이트
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로서, 보다 상세하게는 반응챔버의 외부에서 플라즈마를 발생시키는 라디칼 어시스트 화학기상증착장비를 이용하여 동일한 기판 내에서 균일한 두께의 스페이서 산화막을 형성할 수 있도록 하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 트랜지스터, 특히, PMOS와 NMOS로 이루어진 페리 트랜지스터의 전기적 특성은 게이트의 두께 균일도에 크게 의존한다. 즉, 하나의 웨이퍼 내에서, 더 나아가, 서로 다른 웨이퍼 내에서, 균일한 두께로 게이트를 형성하여야, 소자의 전기적 특성을 보다 균일하게 향상시켜 소자가 더욱 안정적으로 동작하게 할 수 있으며, 이와 동시에, 전체적인 소자 제조 공정의 수율 또한 향상시킬 수 있다.
한편, 종래에는 다음과 같은 공정을 진행함으로서, 이러한 게이트를 포함하는 반도체 소자의 트랜지스터를 형성하였다.
우선, 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 하드마스크막 등으로 이루어진 복수의 게이트 스택을 형성하고, 저농도 불순물을 주입하여 상기 복수의 게이트 스택 양 측의 반도체 기판 내에 LDD 영역을 형성한다.
계속하여, 예를 들어, LPCVD 방법과 같은 CVD 방법으로 TEOS 등의 산화막을 증착하여 상기 복수의 게이트 스택 상에 스페이서 산화막을 형성하고, 상기 스페이서 산화막에 대한 블랭킷 식각을 진행하여 상기 복수의 게이트 스택의 양 측벽에 게이트 스페이서를 형성한다. 이로서, 반도체 기판 상에 상기 게이트 스택 및 게이트 스페이서로 이루어진 복수의 게이트가 형성된다.
그리고 나서, 상기 복수의 게이트 양 측의 반도체 기판 내에 고농도 불순물을 주입하여 소오스/드레인을 형성함으로서, 최종적으로 LDD 구조를 가진 반도체 소자의 트랜지스터를 형성한다.
상술한 종래 기술에 의한 반도체 소자의 트랜지스터 형성 방법은 주로 고속 동작이 요구되는 PMOS와 NMOS로 이루어진 페리 트랜지스터를 형성하기 위해 적용되어 왔으며, 그 외에도 여러 가지 반도체 소자의 제조 공정에서 폭 넓게 적용되어 왔다.
그런데, 최근 들어 반도체 소자가 고집적화, 초미세화되면서, 동일 넓이의 반도체 기판 상에 형성되는 상기 복수의 게이트 스택의 조밀도는 더욱 증가하게 되었으며, 이와 동시에, 단일한 반도체 기판 내에서도 보다 많은 수의 게이트 스택이 조밀하게 형성되는 영역과 비교적 적은 수의 게이트 스택이 성기게 형성되는 영역이 동시에 존재하여 각 영역별로 상기 복수의 게이트 스택이 형성된 조밀도가 서로 달라지게 되었다.
이 때문에, 상기 복수의 게이트 스택의 조밀도와 무관하게, 모든 영역의 상기 복수의 게이트 스택의 측벽에 균일한 두께로 게이트 스페이서를 형성하고, 이에 따라, 상기 게이트 스택 및 게이트 스페이서로 이루어진 복수의 게이트를 균일한 두께로 형성하여, 이를 포함하는 반도체 소자의 트랜지스터의 전기적 특성을 보다 균일하게 향상시킬 필요가 생기게 되었다.
그러나, 상술한 종래 기술에 따라, LPCVD 방법 등의 CVD 방법으로 스페이서 산화막을 형성하고 이에 대한 블랭킷 식각을 통해 게이트 스페이서를 형성하면, 상기 CVD 방법의 특성상, 영역별 서로 다른 조밀도로 상기 복수의 게이트 스택이 형성된 반도체 기판 상에 균일한 두께로 스페이서 산화막을 형성할 수 없고, 이 때문에, 모든 영역의 상기 복수의 게이트 스택의 측벽에 게이트 스페이서를 균일한 두께로 형성할 수 없는 문제점이 있다. 즉, 상기 CVD 방법으로 스페이서 산화막을 형성하면, 복수의 게이트 스택이 조밀하게 형성된 영역에서는 상기 스페이서 산화막이 얇은 두께로 형성되는 반면, 상기 복수의 게이트 스택이 성기게 형성된 영역에서는 상기 스페이서 산화막이 두껍게 형성되어, 상기 스페이서 산화막에 대한 블랭킷 식각을 통해 형성되는 게이트 스페이서의 두께가 단일한 반도체 기판 내에서도 각 영역별로 서로 달라지게 되며, 더 나아가서는, 서로 다른 반도체 기판 내에서도 서로 달라지게 된다.
이와 같이, 게이트 스페이서가 각 영역별로 서로 다른 두께로 형성되고, 더 나아가, 각 반도체 기판에 따라서도 서로 다른 두께로 형성됨에 따라서, 상기 게이트 스택 및 게이트 스페이서로 이루어진 복수의 게이트의 두께 역시 서로 불균일하게 되며, 이 때문에, 반도체 소자의 트랜지스터의 전기적 특성, 예를 들어, PMOS의 Vt 특성이 불균일하게 된다(즉, PMOS의 Vt 영역별 차이가 커지게 된다.).
이 때문에, 상기 종래 기술에 따르면, 상기 PMOS의 Vt 특성과 같은 반도체 소자의 트랜지스터의 전기적 특성이 불균일화, 악화됨에 따라, 전체적인 소자 제조 공정의 수율이 현저히 저하될 뿐만 아니라, 반도체 소자의 트랜지스터, 특히, 페리 트랜지스터의 동작에 오류가 생겨 이러한 반도체 소자의 트랜지스터가 안정적으로 동작할 수 없게 되는 문제점이 있었던 것이 사실이다.
다만, 종래에는 이러한 문제점을 해결하기 위해, 상기 LPCVD 방법 등의 CVD 방법 대신 ALD 방법을 사용하여 상기 스페이서 산화막을 형성함으로서, 보다 균일한 두께로 게이트 스페이서 및 게이트를 형성하고자 하는 시도가 이루어진 바 있다.
그러나, 당업자에게 자명하게 알려진 바와 같이, 상기 ALD 방법은 한 싸이클 당 단일 원자층 만이 성장하는 낮은 증착 속도를 가진 양산성이 지극히 낮은 증착 방법이므로, 반도체 소자의 대량 생산을 위한 양산 공정에는 제대로 적용될 수 없는 문제점이 있었다.
상술한 바와 같은 종래 기술의 문제점으로 인하여, 상기 복수의 게이트 스택의 조밀도와 무관하게, 균일한 두께의 스페이서 산화막을 보다 빠른 속도로 형성할 수 있도록 하는 공정 기술의 개발이 계속적으로 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 복수의 게이트 스택의 조밀도와 무관하게 균일한 두께의 스페이서 산화막을 형성하기 위하여 라디칼 어시스트 화학기상증착 장비(Radical Assist CVD)를 이용한 반도체 소자의 트랜지스터 형성 방법을 제공하는데에 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성 방법은 반도체 기판 상에 복수의 게이트 스택을 형성하는 단계, 및 복수의 게이트 스택이 형성된 반도체 기판 상에 싱글 타입 라디칼 어시스트 화학기상증착 장비를 이용하여 스페이서 산화막을 형성하는 단계를 포함한다.
또한, 상기 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 게이트 스택의 형성 단계 후에, 복수의 게이트 스택 표면을 산화하는 단계, 복수의 게이트 스택 양측의 반도체 기판 내에 LDD 영역을 형성하는 단계, 및 복수의 게이트 스택 상에 버퍼 산화막 및 스페이서 질화막을 순차 형성하는 단계를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 간략화 된 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터를 형성하기 위해서는, 먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 복수의 게이트 스택(110)을 형성한다.
보다 구체적으로, 이러한 게이트 스택(110)은 산화막 등으로 이루어진 게이트 절연막(102), 폴리 실리콘막 등으로 이루어진 게이트 도전막(104), 텅스텐 실리사이드막 등으로 이루어진 금속 실리사이드막(106) 및 질화막 등으로 이루어진 하드마스크막(108)을 반도체 기판(100) 상에 순차 적층하고 나서, 감광막(도시 생략)을 이용한 사진 식각 공정을 통해 상기 하드마스크막(108), 금속 실리사이드막(106), 게이트 도전막(104) 및 게이트 절연막(102)을 순차적으로 패터닝하여 형성한다.
상기 복수의 게이트 스택(110)을 형성한 후에는, 상기 패터닝을 위한 식각 공정에서 가해진 손상을 완화하기 위해 상기 복수의 게이트 스택(110)의 표면을 가볍게 산화하고 나서, 저농도의 불순물을 주입하여 상기 복수의 게이트 스택(110) 양 측의 반도체 기판(100) 내에 LDD 영역(도시 생략)을 형성한다.
그리고 나서, 도 1b에 도시된 바와 같이, 상기 복수의 게이트 스택(110)을 포함하는 반도체 기판(100)의 전면에 버퍼 산화막(114) 및 스페이서 질화막(116)을 순차 형성한다. 여기서, 상기 버퍼 산화막(114)은 스페이서 질화막(116)과 반도체 기판(100)이 직접 접촉하여 발생하는 스트레스를 방지하기 위한 것이다. 그리고, 상기 스페이서 질화막(116)은 후속 불순물 주입 공정 및 식각 공정 등에 대한 배리어막의 역할을 하기 위한 것이다.
한편, 이상의 도 1a 및 도 1b에 나타난 바와 같은 각 공정 단계, 즉, 복수의 게이트 스택(110)을 형성하는 공정에서 스페이서 질화막(114)을 형성하는 공정까지는 당업자에게 자명하게 알려진 통상적인 트랜지스터의 형성 방법에 따르므로, 이에 대한 더 이상의 구체적인 설명은 생략하기로 한다.
상기 스페이서 질화막(114)을 형성한 후에는, 도 1c에 도시된 바와 같이, 상기 버퍼 산화막(114) 및 스페이서 질화막(116)이 형성된 복수의 게이트 스택(110) 상에 스페이서 산화막(118)을 증착, 형성한다.
보다 구체적으로, 본 실시예에 있어서는, 종래 기술에서 적용된 LPCVD 방법 등의 CVD 방법 또는 ALD 방법으로 상기 스페이서 산화막(118)을 증착, 형성하는 것이 아니라, 라디칼 어시스트 화학기상증착 장비(Radical Assist CVD)에 의해 스페이서 산화막(118)을 증착 형성한다.
이때, 사용되는 라디칼 어시스트 화학기상증착 장비에 대해 자세히 설명하면 다음과 같다.
도 2과 도 3는 본 발명의 스페이서 산화막(118)의 형성에 사용되는 라디칼 어시스트 화학기상증착 장비를 나타내는 도면이다.
도 2과 도 3에서의 라디칼 어시스트 화학기상증착 장비에서는, 바람직하게는 재료가스로서 TEOS(Tetra-ethyl-ortho-silicate)를 사용하고, 통상의 반도체 기판의 상면에 실리콘 산화막(SiO2)을 스페이서 산화막(118)으로 성막한다.
라디칼 어시스트 화학기상증착장비의 진공용기(12)는, 성막처리를 행할 때, 배기구(13)에 의해 그 내부가 원하는 진공상태로 유지되는 진공용기이다. 배기구(13)는 진공용기(12)에 형성된 배기포트(12b-1)에 접속되어 있다.
진공용기(12) 내부에는 수평인 상태에서 도전성 부재로 만들어진 격벽판(14)이 설치되어 있고, 평면형상이 예컨대 직사각형인 격벽판(14)은, 그 둘레 가장자리가 도전재 고정부(22)의 하면에 눌려서 밀폐상태를 형성하도록 배치되어 있다.
이렇게 하여, 진공용기(12) 내부는 격벽판(14)에 의해 상하 두개의 방(room)으로 격리되고, 상측의 방은 플라즈마 생성공간(15)이 되고, 하측의 방은 성막처리공간(16)을 형성한다.
격벽판(14)은 특정의 두께를 가지고, 또한 전체적으로 평판형상으로 되어 있으며, 더욱이 진공용기(12)의 수평단면형상과 유사한 평면형상을 갖는다. 격벽판(14)에는 내부공간(24)이 형성되어 있다.
반도체기판(11)은 성막처리공간(16)에 설치된 기판유지기구(17; 이를 서셉터(susceptor)라고도 함) 상에 배치되어 있다. 반도체 기판(11)은 격벽판(14)에 실질적으로 평행이고, 그 성막명(상면)이 격벽판(14)의 하면에 대향하도록 배치되어 있다.
기판유지기구(17)의 전위는 진공용기(12)와 동일한 전위인 접지전위(41)에 유지된다. 더욱이, 기판유지기구(17)의 내부에는 히터(heater; 18)가 설치되어 있는데, 이 히터(18)에 의해 반도체 기판(11)의 온도는 소정의 온도로 유지된다.
진공용기(12)의 구조를 설명하면, 진공용기(12)는 그 조립성을 양호하게 하는 관점에서, 플라즈마 생성공간(15)을 형성하는 상부용기(12a)와, 성막처리공간(16)을 형성하는 하부용기(12b)로 구성된다. 상부용기(12a)와 하부용기(12b)를 조합하여 진공용기(12)를 만들 때, 양자 사이의 위치에 격벽판(14)이 설치된다.
격벽판(14)은 그 둘레 가장자리부를 하면으로 누르고 있는 도전재 고정부(22)의 둘레 가장자리 상면이 후술하는 바와 같이 전극(20)을 설치할 때에 상부용기(12a)와의 사이에 개설되는 절연부재(21a, 21b)중 하측의 절연부재(21b)에 접촉되도록 부착된다.
이에 의해, 격벽판(14)의 상측과 하측에 격리된 플라즈마 생성공간(15)과 성막처리공간(16)이 형성된다. 그리고, 격벽판(14)과 상부용기(12a)에 의해 플라즈마 생성공간(15)이 형성된다.
본 발명의 스페이서 산화막(118) 형성시 사용되는 라디칼 어시스트 화학기상증착 장비에서 플라즈마 생성공간(15)에서 플라즈마가 생성되는 영역은, 격벽판(14)과 상부용기(12a) 및 이들의 대략 중앙위치에 배치되는 판형상의 전극(고주파전극)(20)으로 형성되어 있다. 고주파 전극(20)에는 복수의 구멍(20a)이 형성되어 있다. 격벽판(14)과 고주파 전극(20)은 상부용기(12a)의 측부내면을 따라서 설치된 두개의 절연부재(21a, 21b)에 의해 지지 및 고정된다.
상부용기(12a)의 천장부에는 고주파 전극(20)에 접속된 전력도입봉(29)이 설치되어 있다. 전력도입봉(29)에 의해 고주파 전극(20)에 방전용 고주파 전력이 공급된다.
전력도입봉(29)은 절연물(31)로 피복되어 있어, 다른 금속부분과 절연된다.
격벽판(14)은 도전재 고정부(22)를 통해서 접지전위(41)로 되어 있다. 절연부재(21a)에는 외부로부터 플라즈마 생성공간(15)으로 산소가스를 도입하는 산소가스 도입파이프(23a)와, 불화가스 등의 클리닝가스를 도입하는 클리닝가스 도입파이프(23b)가 설치되어 있다.
진공용기(12)의 내부는, 격벽판(14)에 의해 플라즈마 생성공간(15)과 성막처리공간(16)으로 격리된다. 격벽판(14)에는 성막처리공간(16)에 도입된 TEOS 재료가스가 플라즈마 생성공간(15) 측에 역확산하는 것을 방지하기 위한 크기(길이 및 직경 등), 구조의 복수의 관통구멍(25)이, 내부공간(24)이 준비되어 있지 않은 개소를 관통하는 상태로 균등하게 형성되어 있다. 플라즈마 생성공간(15)과 성막처리공간(16)은 이들의 관통구멍(25)를 통해서만 연결되어 있다.
이하에서는 상기와 같은 라디칼 어시스트 화학기상증착 장비를 이용한 스페이서 산화막(118) 형성방법에 대해서 설명한다.
반송로봇(미도시)에 의해 반도체 기판(11)이 진공용기(12)의 내부에 반입되고, 기판유지기구(17) 상에 배치된다. 진공용기(12) 내부는, 배기구(13)에 의해 배기되고, 감압되어 소정의 진공상태로 유지된다.
다음에, 산소가스 도입파이프(23a)를 통해서, He가스 또는 N2가스가 첨가된 O2 가스가 진공용기(12)의 플라즈마 생성공간(15)에 도입된다. 도입된 He가스 또는 N2가스가 첨가된 O2가스의 성분비율은, 미세유량조절장치(MFC)에 의해 조정된다.
한편, 재료가스인 TEOS가 재료가스 도입파이프(28)를 통해서 격벽판(14)의 내부공간(24)에 도입된다.
TEOS는 최초에 내부공간(24)의 상측부에 도입되고, 균일판(27b)을 통해서 균일화되어 하측부분으로 이동하고, 다음에 확산구멍(26)을 통과하여 성막처리공간(16)에 직접적으로, 즉 플라즈마에 접촉하는 일 없이 도입된다. 이때 성막처리공간(16)에 설치된 반도체 기판(11) 유지기구(17)는 그 내부의 히터(18)가 가열되어 있기 때문에 미리 소정의 온도로 유지되어 있다.
다만, 상기에서는 He가스 또는 N2가스가 첨가된 O2 가스와 재료 가스인 TEOS 가스가 다른 유입구를 통해서 각각 유입된다고 하였으나, TEOS 가스의 캐리어 가스로 상기 가스들을 사용하여도 무방하다.
상기와 같은 상태에서 고주파전극(20)에 전력도입봉(29)를 통해서 고주파전력이 공급된다. 이 고주파 전력에 의해 방전이 생기고, 플라즈마 생성공간(15) 내에서 고주파전극(20) 주위에 산소 플라즈마(19)가 생성된다. 산소플라즈마(19)를 생성함으로써, 중성의 여기물질인 라디칼(활성물질)이 생성되고, 이것이 관통구명(25)을 통과하여 성막처리공간(16)에 도입되고, 동시에 상기에서 설명한 바와 같이 재료가스가 격벽판(14)의 내부공간(24), 확산구멍(26)을 통과하여 성막처리공간 (16)에 도입된다.
그 결과, 성막처리공간(16) 내에서 해당 라디칼과 재료가스인 TEOS 가스가 처음 접촉하여, 화학반응을 일으키고, 게이트 스택이 형성되어 있는 반도체 기판(11) 상에 실리콘 산화물을 퇴적시켜 스페이서 산화막(118)을 형성한다.
다만, 이때 성막처리공간(16) 내부의 압력은 1~300Torr의 압력으로 유지하는 것이 증착되는 스페이서 산화막(118)이 전체적으로 균일한 두께를 가지는데 유리하다.
또한, 상기에서 산소가스는 TEOS의 분해반응을 촉진하고 상기 스페이서 산화막(118) 형성공정 중 발생하는 부산물(by-product)을 휘발시켜 없애주기 위해 첨가해 주는 것인데, 이때 그 유량은 5~2000sccm으로 해주는 것이 바람직하다.
본 발명에서의 TEOS의 유량은 구체적인 실험조건에 따라 달라질 수 있으나, 상기의 조건을 적용할 경우 120 ~ 3000sccm의 유량으로 공급해주는 것이 바람직하다.
그리고, 상기 기판유기지구(17)에는 회전축을 연결하여 소정의 속도로 회전시켜 주는 것이 반도체 기판(11) 전체의 게이트 스택에 대하여 보다 균일한 스페이서 산화막(118)의 두께를 갖도록 해주는데 유리한데, 이때 기판유지기구(17)의 회전속도는 초당 1~10회의 속도(60~600rpm)로 회전시켜주는 것이 바람직하다.
또한, 상기에서 사용된 산소가스로는 O2가스를 사용하는 것이 바람직하나, O3가스를 사용하더라도 무방하다. 또한, 질소가스로도 N2를 사용하는 것이 바람직하 나, NO, N2O, NO2 중 어느 나를 사용하여도 무방하다.
본 발명의 성막처리공간(16) 내부에 설치되는 기판유지기구(11)는 여러 장의 기판을 동시에 로딩할 수 있는 배치타입(batch type)이 아니라 한 장의 기판을 로딩하고 상기의 증착조건을 적용하여 한장의 기판내에서 균일한 스페이서 산화막(118)을 얻을 수 있도록 하는 싱글타입(single type)이다.
또한, 본 발명에 스페이서 산화막(118)의 증착을 위해 라디칼 어시스트 화학기상증착 장비를 사용하는 이유는 LPCVD에서는 기판에 열적충격을 줄우려가 있고, PECVD에서는 플라즈마가 직접적으로 기판에 충격을 주어 결함을 유발할 수 있기 때문에, 저온 증착이 가능하면서도 플라즈마에 의한 직접적인 공격(attack)을 피할 수 있는 라이칼 어시스트 화학기상증착 장비를 사용한다.
또한, 상기에서 설명한 바와 같이 라디칼 어시스트 화학기상증착 장비를 이용하여 배치타입으로 스페이서 산화막을 증착하는 것이 아니라 싱글타입으로 스페이서 산화막을 증착하되, 상기에서의 재료가스(TEOS)의 유량, 성막증착공간(16)의 압력, 캐리어가스의 종류 및 사용되는 유량, 히터의 온도 및 히터의 회전속도 등을 조절하여 한장의 반도체 기판 전체의 게이트 스택들에 균일한 두께를 가지는 스페이서 산화막의 증착이 가능해 진다.
이하에서는, 다시 반도체 소자의 트랜지스터 형성방법을 설명한다.
도 1d를 참조하면, 상기 스페이서 산화막(118)을 형성한 후에는, 통상의 트랜지스터 형성 공정에 따라, 상기 버퍼 산화막(114) 및 스페이서 질화막(116)을 순 차 식각하고 상기 스페이서 산화막(118)에 대한 블랭킷 식각 공정을 진행하여 상기 복수의 게이트 스택(110)의 양 측벽에 게이트 스페이서(120)를 형성한다. 이로서, 반도체 기판(100) 상에 상기 게이트 스택(110) 및 게이트 스페이서(120)로 이루어진 복수의 게이트(130)가 형성된다. 계속하여, 상기 복수의 게이트(130) 양 측의 반도체 기판(100) 내에 고농도 불순물을 주입하여 소오스/드레인(도시 생략)을 형성함으로서, 최종적으로 LDD 구조를 가진 반도체 소자의 트랜지스터를 형성한다.
상술한 본 실시예에 따른 반도체 소자의 트랜지스터 형성 방법에 따르면, 상기 복수의 게이트 스택(110)의 조밀도와 무관하게 모든 영역에 걸쳐 균일한 두께의 스페이서 산화막(118)이 형성된다. 따라서, 이러한 스페이서 산화막(118)에 대한 블랭킷 식각을 통해 최종 형성되는 게이트 스페이서(120) 및 이를 포함하는 게이트(130) 역시 균일한 두께로 형성될 수 있으므로, 반도체 소자의 트랜지스터의 전기적 특성, 예를 들어, PMOS의 Vt 특성을 균일하게 향상시킬 수 있다.
이하에서는 본 발명의 실시예들에 따른 라디칼 어시스트 화학기상증착 장비를 이용하여 반도체 소자의 스페이서 산화막을 형성할 경우 로딩 효과(loading effect) 및 PMOS에서의 문턱전압의 차이(ΔVt)가 개선될 수 있음을 구체적인 실험예들을 들어 설명한다. 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략한다.
도 4는 종래에 TEOS를 이용하여 스페이서 산화막을 형성하는 경우와 본 발명에 의해 스페이서 산화막을 형성하는 경우에 있어서의 문턱전압의 차이(ΔVt)의 개선효과 및 로딩 이펙트의 개선효과를 설명하기 위한 그래프이다.
도 4에 나타난 바와 같이, 종래 기술에 따라 LPCVD 방법 등의 CVD 방법으로 스페이서 산화막을 형성한 경우에는 게이트 스페이서 및 게이트가 영역에 따라 불균일한 두께로 형성됨에 따라 PMOS의 Vt 영역별 차이가 -203mV 이상에 이르러 반도체 소자의 트랜지스터의 전기적 특성이 크게 불균일화, 악화되었으나, 본 실시예에 따라 라디칼 어시스트 화학기상증착 장비를 이용하여 본 발명에서 제시한 레시피(recipe)로 스페이서 산화막을 형성한 결과 게이트 스페이서 및 게이트가 균일한 두께로 형성됨에 따라 PMOS의 Vt 영역별 차이가 -156mV에 불과하였다(약 47mV의 개선 효과 있음). 또한, PMOS Vt 로딩 이펙트의 영역별 차이를 측정한 결과에 따르더라도, 종래 기술의 경우 -192mV에 달하였으나, 본 실시예의 경우 -22mV에 불과하여 약 170mV에 달하는 개선효과가 입증되었다.
이와 같이 본 실시예에 따라 반도체 소자의 트랜지스터를 형성하면, 반도체 소자의 트랜지스터의 전기적 특성, 특히, 페리 트랜지스터의 전기적 특성을 균일하게 향상시켜 반도체 소자가 안정적으로 동작하게 할 수 있는 동시에, 전체적인 소자 제조 공정의 수율 역시 크게 향상시킬 수 있다.
이상 첨부된 도면 및 표를 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법에 의하면 복수의 게이트 스택이 형성된 조밀도와 무관하게 모든 영역에 걸쳐, 반도체 소자의 트랜지스터를 이루는 게이트 스페이서 및 이를 포함하는 게이트를 균일한 두께로 형성할 수 있다.
이로서, 반도체 소자의 트랜지스터의 전기적 특성을 균일하게 향상시킬 수 있으므로, 반도체 소자가 안정적으로 동작하게 하여 반도체 소자의 품질 및 신뢰성을 크게 향상시킬 수 있는 동시에, 전체적인 소자 제조 공정의 수율 또한 크게 향상시킬 수 있다.

Claims (10)

  1. 반도체 기판 상에 복수의 게이트 스택을 형성하는 단계; 및
    상기 복수의 게이트 스택이 형성된 반도체 기판 상에 싱글 타입 라디칼 어시스트 화학기상증착 장비를 이용하여 스페이서 산화막을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 스택의 형성 단계 후에, 상기 복수의 게이트 스택 표면을 산화하는 단계;
    상기 복수의 게이트 스택 양 측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및
    상기 복수의 게이트 스택 상에 버퍼 산화막 및 스페이서 질화막을 순차 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 형성 방법.
  3. 제 2 항에 있어서,
    상기 라디칼 어시스트 화학기상증착 장비에는, 재료가스 중 실리콘 소스로서 TEOS(Tetra ethyl ortho silicate)가 사용되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  4. 제 3 항에 있어서,
    상기 TEOS는 He 또는 N2 캐리어가스를 통해 상기 플라즈마 생성공간으로 유입되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  5. 제 1 항에 있어서,
    상기 라디칼 어시스트 화학기상증착 장비의 챔버의 압력은 1~300 Torr로 유지되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  6. 제 1 항에 있어서,
    상기 라디칼 어시스트 화학기상증착 장비에 상기 TEOS의 분해반응을 촉진하고 상기 스페이서 산화막 형성 공정 중 발생하는 부산물을 휘발시키기 위해 O2 가스를 5~2000sccm 흘려주는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  7. 제 3 항에 있어서,
    상기 TEOS는 120~3000sccm의 유량으로 상기 라디칼 어시스트 화학기상증착 장비에 공급해주는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  8. 제 1 항에 있어서,
    상기 라디칼 어시스트 화학기상증착 장비의 히터의 온도는 400~600℃로 해주어 증착되는 상기 스페이서 산화막의 증착밀도와 증착속도를 증가시켜 주는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  9. 제 1 항에 있어서,
    상기 라이칼 어시스트 화학기상증착 장비는 보다 균일한 스페이서 산화막의 증착을 위해 상기 기판유지기구를 회전시키면서 상기 스페이서 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  10. 제 9 항에 있어서,
    상기 기판유지기구의 회전속도는 60~600rpm인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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