KR100680416B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 목적은 반도체 소자의 저장 전극 형성 방법에 관한 것으로써, 특히 비트라인 사이에 스토리지 노드 콘택 형성시 비트라인의 도전층과 접촉되는 SAC공정의 실패를 방지하기 위하여, 비트라인 하드마스크 질화막과 스페이서 질화막의 증착 성분과 조건에 따라서, 조성을 변화시키고 식각 비율에 변화를 주는 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래의 기술에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
< 도면의 주요부분에 대한 부호의 설명 >
10, 110 : 반도체 기판 20, 120 : 비트라인용 도전층
30, 130 : 비트라인 하드마스크 질화막 50, 150 : 스페이서 질화막
140 : 스페이서용 질화막
본 발명은 반도체 소자의 형성 방법에 대한 것으로써, 특히 비트라인 사이에 스토리지 노드 콘택 형성시 비트라인의 도전층과 접촉되는 SAC공정의 실패를 방지하기 위하여, 비트라인 하드마스크 질화막과 스페이서 질화막을 증착 성분과 조건에 따라서 조성을 변화시켜 식각 비를 조절하는 반도체 소자의 형성 방법에 관한 것이다.
도 1은 종래의 기술에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
소정의 하부 구조를 구비하고 그 구조를 평탄화시키는 층간절연막을 구비한 반도체 기판(10) 상에 비트라인용 도전층(20)을 형성한다. 다음에는 비트라인용 도전층(20) 하드마스크용 질화막(30)을 형성한다. 하드마스크용 질화막(30) 및 비트라인용 도전층(20)을 패터닝하여 비트라인을 형성한다. 그 다음에는 반도체 기판(10) 전제 스페이서용 질화막(미도시)을 형성하는 단계 및 스페이서용 질화막을 F(Fluorine)기 베이스 가스를 이용하여 식각하고, 비트라인 측벽에 스페이서 질화막(50)을 형성한다.
비트라인이 형성된 반도체 기판(10) 전체 표면에 층간절연막을 매립한 후 캐패시터 연결을 위한 스토리지 노드 콘택을 형성하는 경우, 비트라인용 도전층(20)과 스토리지 노드 플러그 폴리의 접촉을 방지하기 위하여 비트라인 스페이서 질화막(50) 및 도전층(20) 위로 하드마스크 질화막(30)을 사용하여 비트라인을 캡핑한 상태에서 질화막에 대한 높은 선택비를 갖는 SAC 공정을 수행한다.
이때, 비트라인 패턴을 캡핑하는 공정에서 하드마스크 질화막(30) 패턴과 스페이서 질화막(50)이 과도하게 식각되어 그 높이가 낮아질 경우 스토리지 노드 콘택 SAC 공정 마진이 감소되고, SAC 공정 실패의 위험이 높아지는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 스토리지 노드 콘택 형성시 SAC 마진을 높이고, SAC 공정 실패를 낮추기 위하여, 비트라인 하드마스크 질화막과, 비트라인 스페이서 질화막의 성분 및 형성 조건을 변화시켜 비트라인을 형성하는 반도체 소자의 형성 방법을 제공함에 있다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상에 비트라인용 도전층을 형성하는 단계와,
상기 비트라인용 도전층 상에 SiH4 가스 및 NH3/N2 혼합 가스를 이용한 PE-CVD 방식으로 하드마스크 질화막을 형성하는 단계와,
상기 하드마스크용 질화막 및 비트라인용 도전층을 패터닝하여 비트라인을 형성하는 단계와,
상기 반도체 기판 전제 표면에 DCS(Dichlorosilane) 가스 및 NH3/N2 혼합 가스를 이용한 PE-CVD 방식으로 스페이서용 질화막을 형성하는 단계와,
F(Fluorine)기 베이스 가스를 이용한 식각 공정으로 상기 스페이서용 질화막을 식각하여 상기 비트라인 측벽에 스페이서 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 비트라인용 도전층(120)을 형성하고, SiH4 가스를 베이스로 NH3/N2 혼합 가스를 사용하여 PE-CVD 방식으로 하드마스크 질화막(130)을 형성한다. 이때, 비트라인 하드마스크 질화막(130)은 500 내지 600℃의 온도와, 5 내지 7Torr의 압력을 유지하는 반응기 내에서 0.40 내지 0.43KW의 RF 파워를 인가하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 하드마스크용 질화막(130) 및 비트라인용 도전층(120)을 패터닝하여 비트라인을 형성한다.
도 2c를 참조하면, 반도체 기판(110) 전제 표면에 DCS(Dichlorosilane) 가스를 베이스로 NH3/N2 혼합 가스를 사용하는 PE-CVD 방식으로 스페이서용 질화막(140)을 형성한다.
도 2d를 참조하면, F(Fluorine)기 베이스 가스를 이용한 식각 공정으로 스페이서용 질화막(140)을 식각하여 상기 비트라인 측벽에 스페이서 질화막(150)를 형성한다.
이때, 스페이서 질화막(150)은 600 내지 750℃의 온도와, 0.30 내지 0.35Torr의 압력을 유지하는 반응기 내에서 0.40 내지 0.43KW의 RF 파워를 인가하여 형성하는 것이 바람직하다.
여기서, 하드마스크 질화막(130)과 스페이서 질화막(150)의 증착 성분과 조건에 따라서, 조성이 변화하고 이는 식각 비율에 변화를 주게 된다.
따라서 F기 베이스 가스를 이용하면 중간 압력에의 식각공정에서 스페이서 질화막(150)이 하드마스크 질화막(130)보다 더 빠른 속도로 식각됨으로써, 스페이서 질화막(150)은 적어도 하드마스크 질화막(130)보다 낮게 형성되도록 하는 것이 바람직하다. 그 결과 비트라인 하드마스크 질화막(130)의 손실없이 그대로 유지된다.
이상에서 설명한 바와 같이, 본 발명은 스토리지 노드 콘택 형성시 비트라인 하드마스크 질화막과, 비트라인 스페이서 질화막의 성분 및 형성 조건을 변화시켜 상기 스페이서 질화막의 식각 속도가 상기 하드마스크 질화막의 식각 속도보다 빠르게 하여 비트라인용 도전층 상부의 하드마스크 질화막의 두께를 충분히 확보함으로써, SAC 공정 마진을 높이고, SAC 공정 실패를 낮추어 수율을 개선하는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 비트라인용 도전층을 형성하는 단계;
    상기 비트라인용 도전층 상에 SiH4 가스 및 NH3/N2 혼합 가스를 이용한 PE-CVD 방식으로 하드마스크 질화막을 형성하는 단계;
    상기 하드마스크용 질화막 및 비트라인용 도전층을 패터닝하여 비트라인을 형성하는 단계;
    상기 반도체 기판 전제 표면에 DCS(Dichlorosilane) 가스 및 NH3/N2 혼합 가스를 이용한 PE-CVD 방식으로 스페이서용 질화막을 형성하는 단계; 및
    F(Fluorine)기 베이스 가스를 이용한 식각 공정으로 상기 스페이서용 질화막을 식각하여 상기 비트라인 측벽에 스페이서 질화막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1항에 있어서,
    상기 하드마스크 질화막은 500 내지 600℃의 온도와, 5 내지 7Torr의 압력을 유지하는 반응기 내에서 0.40 내지 0.43KW의 RF 파워를 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1항에 있어서,
    상기 스페이서용 질화막은 600 내지 750℃의 온도와, 0.30 내지 0.35Torr의 압력을 유지하는 반응기 내에서 0.40 내지 0.43KW의 RF 파워를 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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