KR20100107673A - 상변화 기억 소자의 제조방법 - Google Patents

상변화 기억 소자의 제조방법 Download PDF

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KR20100107673A
KR20100107673A KR1020090025886A KR20090025886A KR20100107673A KR 20100107673 A KR20100107673 A KR 20100107673A KR 1020090025886 A KR1020090025886 A KR 1020090025886A KR 20090025886 A KR20090025886 A KR 20090025886A KR 20100107673 A KR20100107673 A KR 20100107673A
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박재영
정중택
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주식회사 하이닉스반도체
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Abstract

본 발명은 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체기판 상에 히터를 형성하는 단계와, 상기 히터가 형성된 반도체기판 상에 상기 히터들을 절연시키는 질화막을 형성하는 단계와, 상기 히터를 포함한 질화막 상에 상변화패턴 절연막을 형성하는 단계와, 상기 상변화패턴 절연막 상에 희생막을 형성하는 단계와, 상기 희생막 상에 상변화막 형성 영역을 노출시키는 마스크패턴을 형성하는 단계와, 상기 마스크패턴으로 상기 희생막을 식각하는 단계와, 상기 마스크패턴을 제거하는 단계와, 상기 희생막으로 상기 상변화패턴 절연막을 식각하여 상변화 형성 영역인 홀을 형성하는 단계 및 상기 홀 내에 상변화막을 형성하는 단계를 포함한다.

Description

상변화 기억 소자의 제조방법{Method of manufacturing of PCRAM device}
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 홀의 프로파일을 구현하는 상변화 기억 소자의 제조방법에 관한 것이다.
최근, 구조가 단순하고, 인접 셀 간의 간섭 문제가 없기 때문에 고집적이 가능하며, 수십㎱의 빠른 읽기 속도 및 수십∼수백㎱의 비교적 빠른 쓰기 속도를 가지는 상변화 기억 소자(Phase Change RAM: PCRAM)에 대한 연구가 활발히 진행되고 있다. 상기 상변화 기억 소자는 기존 씨모스 로직(CMOS Logic) 공정과의 연계성이 우수하여 생산 비용을 절감할 수 있어서 상용화 측면에서도 매우 가능성이 있는 메모리 소자로 평가받고 있다.
현재 상변화 소자의 개발시 리셋 전류를 감소시키기 위한 여러가지 방법들이 진행되고 있으며, 그 중 하나로, 홀 내에 상변화 물질을 매립시키는 컨파인드(confined) 또는 세미 컨파인드(semi confined) 구조의 상변화막 형성방법에 대한 연구가 진행되고 있다. 상기 방법은 홀에 상변화막을 매립시키는 것을 통해 홀의 중심에서 상변화를 발생시키는 방법으로써, 낮은 리셋 전류를 구현할 수 있는 장점이 있다.
도 1은 종래의 상변화 기억 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1를 참조하면, 반도체기판(100) 상부에 스위칭 소자(120)와 상기 스위칭 소자(120)들을 절연시키는 산화막(110)을 형성하고, 상기 스위칭 소자(120)와 콘택하는 히터(140) 및 상기 히터(140)들을 절연시키는 질화막(131,132)을 형성하며, 상기 히터(140)와 콘택하는 상변화막(180) 및 상기 상변화막(180)들을 절연시키는 질화막(150)을 형성한다.
한편, 종래의 상변화막이 형성되는 홀을 형성하기 위한 질화막(150)의 식각 공정시, 식각 타겟팅이 어려워지고 있다.
일예로, 상기 히터(140)들을 절연시키는 물질(131,132)과 상변화막(180)을 절연시키는 물질(150)이 동일한 질화막으로 구성되어 있는 이유에 인하여 상기 상변화막을 절연시키는 물질(150)의 식각 공정시 과도 식각 또는 낫-오픈 현상 등이 발생하고 있다.
그리고, 상기 상변화막들을 절연시키는 질화막의 두께가 대략 200∼500℃ 정도로 얇은 이유로 인하여 안정적인 식각 공정을 이루지 못하고 있는 실정이다.
이러한 현상들은, 상변화막이 형성되는 홀 부분에 어택을 주게 되고, 이로 인해, 홀의 프로파일을 원하는 프로파일로 구현할 수 없게 되면서, 소자의 리셋 전류 특성에 악영향을 주게 된다.
본 발명은 안정적인 홀을 형성할 수 있는 상변화 기억 소자의 제조방법을 제공함에 그 목적이 있다.
본 발명은, 반도체기판 상에 히터를 형성하는 단계; 상기 히터가 형성된 반도체기판 상에 상기 히터들을 절연시키는 질화막을 형성하는 단계; 상기 히터를 포함한 질화막 상에 상변화패턴 절연막을 형성하는 단계; 상기 상변화패턴 절연막 상에 희생막을 형성하는 단계; 상기 희생막 상에 상변화막 형성 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴으로 상기 희생막을 식각하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 희생막으로 상기 상변화패턴 절연막을 식각하여 상변화 형성 영역인 홀을 형성하는 단계; 및 상기 홀 내에 상변화막을 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.
여기서, 상기 상변화패턴 절연막은 질화막을 포함하는 것을 특징으로 한다.
상기 희생막은 TEOS막을 포함하는 것을 특징으로 한다.
상기 마스크패턴은 비정질탄소막과 산화막의 적층막을 포함하는 것을 특징으로 한다.
상기 희생막을 식각하는 단계는, DC 파워를 사용하면서 C4F6, Ar 및 O2 중 선택되는 어느 하나의 식각 가스로 수행하는 것을 특징으로 한다.
상기 홀은 하단부가 35∼45㎚의 폭으로 이루어지고, 상단부는 15∼25㎚의 폭으로 이루어지며, 70∼75°의 기울기를 갖는 것을 특징으로 한다.
상기 홀을 형성하는 단계 후, 상기 홀 내에 상변화막을 형성하는 단계 전, 상기 홀이 형성된 반도체기판에 플라즈마 에치 트리트먼트 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
또한, 본 발명은, 반도체기판 상에 히터를 형성하는 단계; 상기 히터가 형성된 반도체기판 상에 상기 히터들을 절연시키는 질화막을 형성하는 단계; 상기 히터를 포함한 질화막 상에 알루미나산화막(Al2O3)을 형성하는 단계; 상기 알루미나산화막 상에 상변화패턴 절연막을 형성하는 단계; 상기 상변화패턴 절연막 상에 상변화 형성 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴으로 상기 상변화패턴 절연막을 식각하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 식각된 상변화패턴 절연막으로 상기 알루미나산화막을 식각하여 상변화 형성 영역인 홀을 형성하는 단계; 및 상기 홀 내에 상변화막을 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.
여기서, 상기 알루미나산화막은 250∼400℃의 온도에서 ALD 방식에 따라 형성하는 것을 특징으로 한다.
상기 알루미나산화막은 30∼60Å 두께로 형성하는 것을 특징으로 한다.
상기 알루미나산화막을 형성하는 단계 후, 상기 상변화패턴 절연막을 형성하는 단계 전, 상기 알루미나산화막에 어닐링 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 어닐링 공정은 730∼780℃의 온도 및 0.3∼0.7Torr 압력에서 30∼60분 동안 1000∼20000sccm을 갖는 NH3 기체로 수행하는 것을 특징으로 한다.
상기 상변화패턴 절연막은 650∼710℃의 온도 및 0.2∼0.4Torr 압력에서 1000∼20000sccm을 갖는 NH3 기체와 100∼150sccm를 갖는 DCS(SiH2Cl2)를 사용하면서 형성하는 것을 특징으로 한다.
상기 상변화패턴 절연막은 200∼500Å 두께로 형성하는 것을 특징으로 한다.
상기 알루미나산화막의 식각은 습식 식각 공정으로 수행하는 것을 특징으로 한다.
본 발명은 상변화패턴 절연막 상에 희생막인 TEOS막을 사용한 상태에서 홀을 형성하기 위한 식각 공정을 수행함으로써, 과도 식각 및 낫-오픈 등의 현상을 억제할 수 있고, 그래서, 원하는 홀의 프로파일을 구현할 수 있다.
또한, 본 발명은 히터를 절연시키는 질화막과 상변화패턴 사이에 알루미나산화막이 개재된 상태에서 홀을 형성하기 위한 식각 공정을 수행함으로써, 과도 식각 및 낫-오픈 등의 현상을 억제하고, 그래서, 원하는 홀의 프로파일을 구현할 수 있다.
따라서, 본 발명은 소자의 리셋 및 셋 프로그래밍 전류 특성을 향상시킬 수 있다.
본 발명은 상변화패턴 절연막 상에 희생막으로 TEOS막을 형성한 후, 상기 TEOS막 상에 상변화막 형성 영역을 노출시키는 마스크패턴을 형성한 상태에서 홀을 형성하기 위한 식각 공정을 수행한다.
상기의 방법에 의하면, 상기 마스크패턴을 식각마스크로 사용하여 TEOS막을 식각하고, 상기 TEOS막을 하드마스크로 사용하여 상변화패턴 절연막을 식각함으로써, 과도 식각 및 낫-오픈 현상 없이 원하는 프로파일을 갖는 홀을 형성할 수 있다.
또한, 본 발명은 히터들을 절연시키는 질화막과 상변화패턴 절연막 사이에 알루미나산화막을 형성하고, 상기 상변화패턴 절연막 상에 상변화막 형성 영역을 노출시키는 마스크패턴을 형성한 상태에서 홀을 형성하기 위한 식각 공정을 수행한다.
상기의 방법에 의하면, 상기 마스크패턴을 식각마스크로 사용하여 상기 상변화패턴 절연막을 식각하고, 상기 상변화패턴 절연막을 식각마스크로 사용하여 상기 알루미나산화막 부분을 식각함으로써, 과도 식각 및 낫-오픈 현상 없이 원하는 프로파일을 갖는 홀을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하도록 한다.
도 2a를 참조하면, n형 불순물이 도핑된 반도체기판(200) 상에 산화막(210)을 증착한 후, 상기 산화막(210)을 식각하여 다수의 홀을 형성한다. 그런다음, 상 기 홀 내에 스위칭 소자인 수직 PN 다이오드(220)를 형성한다.
한편, 도시하지는 않았으나, 콘택 저항을 감소시키기 위하여 상기 수직 PN 다이오드의 표면에 실리사이드막을 형성할 수 있다.
도 2b를 참조하면, 상기 수직 PN 다이오드(220)를 포함한 산화막(210) 상에 제1질화막(231)을 증착한 후, 상기 제1질화막(231)을 식각하여 상기 수직 PN 다이오드를 노출시키는 콘택홀을 형성한다. 그런다음, 상기 콘택홀 내에 링 타입의 히터(240)를 형성한 후, 상기 히터(240)가 형성된 홀 내에 제2질화막(232)을 매립시킨다.
도 2c를 참조하면, 상기 제2질화막(232)을 포함한 제1질화막(231) 상에 상변화패턴 절연막(250)을 형성한 후, 상기 상변화패턴 절연막(250) 상에 희생막을 형성한다. 상기 희생막은 하드마스크패턴 역할을 한다.
본 실시예에서, 상기 상변화패턴 절연막은 질화막으로 형성하고, 상기 희생막은 TEOS막(Tetra Ethyl Ortho Silicate,260)으로 형성한다.
도 2d를 참조하면, 상기 TEOS막(260) 상에 비정질탄소막(amorphous carbon layer, 271)과 산화막(272)을 적층으로 형성한 후, 상기 산화막(272) 상에 상변화 형성 영역을 노출시키는 감광막패턴(PR)을 형성한다. 상기 비정질탄소막(271)과 산화막(272)은 마스크패턴 역할을 한다.
한편, 도시하지는 않았으나, 상기 감광막패턴을 형성하기 전에, 상기 산화막 상에 반사방지막을 더 형성할 수 있다.
도 2e를 참조하면, 상기 감광막패턴(PR)을 이용하여 상기 산화막(272)과 비 정질탄소막(271)을 식각하여 상기 비정질탄소막(271)과 산화막(272)의 적층막으로 구성된 마스크패턴(270)을 형성한다. 상기 감광막패턴이 제거된 상태에서 마스크패턴(270)을 식각마스크로 이용하여 상기 TEOS막(260)을 식각하여 상변화패턴 절연막(250) 부분을 노출시킨다.
본 실시예에서, 상기 TEOS막(260)의 식각 공정은, DC 파워를 사용하면서 C4F6, Ar 및 O2 중 선택되는 어느 하나의 식각 가스로 수행한다.
도 2f를 참조하면, 상기 마스크패턴을 제거한 상태에서 식각된 TEOS막(260)을 하드마스크로 이용하여 상기 상변화패턴 절연막(250)을 식각하여 상변화 형성 영역인 홀(250H)을 형성한다.
여기서, 상기 TEOS막을 하드마스크로 사용하면서 상변화패턴 절연막을 식각할 때, 상기 TEOS막 부분도 같이 식각이 이루어지기 때문에 TEOS막을 제거하기 위한 추가적인 세정 공정이 필요치 않다.
본 실시예에서, 상기 희생막인 TEOS막으로 상변화패턴 절연막인 질화막 부분을 식각함으로써, 하단부가 35∼45㎚의 폭으로 이루어지고, 상단부는 15∼25㎚의 폭으로 이루어지며, 70∼75°의 기울기를 갖는 홀(250H)을 형성할 수 있다.
이처럼, 본 발명은 홀을 형성하기 위한 상변화패턴 절연막의 식각 공정시 과도 식각 및 낫-오픈 현상 없이 원하는 프로파일을 갖는 홀을 형성할 수 있다.
도 2g를 참조하면, 상기 홀(250H)이 형성된 반도체기판에 플라즈마 에치 트리트먼트(Plasma Etch Treatment) 공정을 수행한 후, 상기 홀이 매립되도록 상변화 막(280)을 증착한다. 상기 상변화막(280) 상에 상부전극물질(290)을 증착한 후, 상기 상부전극물질(290)과 상변화막(280)을 식각한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 일실시예에 따른 상변화 기억 소자를 제조한다.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하도록 한다.
도 3a를 참조하면, n형 불순물이 도핑된 반도체기판(200) 상에 산화막(210)을 증착한 후, 상기 산화막(210)을 식각하여 다수의 홀을 형성한다. 그런다음, 상기 홀 내에 스위칭 소자인 수직 PN 다이오드(220)를 형성한다.
한편, 도시하지는 않았으나, 콘택 저항을 감소시키기 위하여 상기 수직 PN 다이오드의 표면에 실리사이드막을 형성할 수 있다.
도 3b를 참조하면, 상기 수직 PN 다이오드(220)를 포함한 산화막(210) 상에 제1질화막(231)을 증착한 후, 상기 제1질화막(231)을 식각하여 상기 수직 PN 다이오드를 노출시키는 콘택홀을 형성한다. 그런다음, 상기 콘택홀 내에 링 타입의 히터(240)를 형성한 후, 상기 히터(240)가 형성된 홀 내에 제2질화막(232)을 매립시킨다. 상기 히터는 티타늄막과 티타늄질화막의 적층막으로 형성한다.
도 3c를 참조하면, 상기 제2질화막을 포함한 제1질화막 상에 알루미나산화막(Al2O3)을 증착한다.
본 실시예에서, 상기 알루미나산화막은 250∼400℃의 온도에서 원자층증 착(Atom Layer Deposition: ALD) 방식에 따라 30∼60Å 두께로 형성한다.
그런다음, 인-시튜로 알루미나산화막에 어닐링 공정을 수행한다. 상기 어닐링 공정은 730∼780℃의 온도 및 0.3∼0.7Torr 압력에서 30∼60분 동안 1000∼20000sccm을 갖는 NH3 기체로 수행한다.
여기서, 상기 알루미나산화막에 어닐링 공정을 수행함에 따라 알루미나산화막의 스트레스를 억제할 수 있다.
도 3d를 참조하면, 상기 어닐링된 알루미나산화막 상에 상변화패턴 절연막을 200∼500Å 두께로 형성한다. 상기 상변화패턴 절연막은 650∼710℃의 온도 및 0.2∼0.4Torr 압력에서 1000∼20000sccm을 갖는 NH3 기체와 100∼150sccm를 갖는 DCS(SiH2Cl2)를 사용하여 형성한다.
그런다음, 상기 상변화패턴 절연막 상에 비정질탄소막(271)과 산화막(272)을 적층으로 형성한 후, 상기 산화막(272) 상에 상변화 형성 영역을 노출시키는 감광막패턴(PR)을 형성한다. 상기 비정질탄소막(271)과 산화막(272)은 마스크패턴 역할을 한다.
한편, 도시하지는 않았으나, 상기 감광막패턴을 형성하기 전에, 상기 산화막 상에 반사방지막을 더 형성할 수 있다.
도 3e를 참조하면, 상기 감광막패턴(PR)을 이용하여 상기 산화막(272)과 비정질탄소막(271)을 식각하여 상기 비정질탄소막(271)과 산화막(272)의 적층막으로 구성된 마스크패턴(270)을 형성한다. 상기 감광막패턴이 제거된 상태에서 마스크패 턴(270)을 식각마스크로 이용하여 상변화패턴 절연막을 식각한다.
여기서, 상기 상변화패턴 절연막의 식각시 상기 알루미나산화막 부분이 식각 끝점(end point) 역할을 하게 되면서 과도 식각 및 낫-오픈과 같은 공정상의 변동 현상들을 억제할 수 있다.
도 3f를 참조하면, 상기 마스크패턴이 제거된 상태에서 식각된 상변화패턴 절연막에 의해 노출된 알루미나산화막 부분을 식각하여 상변화 형성 영역인 홀을 형성한다.
본 실시예에서, 상기 상변화패턴 절연막의 식각 공정시 알루미나산화막에 의해 식각 포인트 부분을 찾게 되면서 안정적인 식각 공정을 수행할 수 있고, 이로 인해, 원하는 프로파일을 갖는 홀을 얻게 된다.
도 3g를 참조하면, 상기 홀이 매립되도록 상변화막(280)을 증착한 후, 상기 상변화막(280) 상에 상부전극물질(290)을 증착한다. 그런다음, 상기 상부전극물질(290)과 상변화막(280)을 식각한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 다른 실시예에 따른 상변화 기억 소자를 제조한다.
도 1은 종래의 상변화 기억 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로
* 도면의 주요 부분에 대한 부호의 설명 *
200,300: 반도체기판 210,310: 산화막
220,320: 다이오드 231,331: 제1질화막
232,332: 제2질화막 240,340: 히터
250: 상변화패턴 절연막 250H: 홀
260: TEOS막 270,370: 마스크패턴
271,371: 비정질탄소막 272,372: 산화막
280,380: 상변화막 290,390: 상부전극

Claims (15)

  1. 반도체기판 상에 히터를 형성하는 단계;
    상기 히터가 형성된 반도체기판 상에 상기 히터들을 절연시키는 질화막을 형성하는 단계;
    상기 히터를 포함한 질화막 상에 상변화패턴 절연막을 형성하는 단계;
    상기 상변화패턴 절연막 상에 희생막을 형성하는 단계;
    상기 희생막 상에 상변화막 형성 영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 마스크패턴으로 상기 희생막을 식각하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 희생막으로 상기 상변화패턴 절연막을 식각하여 상변화 형성 영역인 홀을 형성하는 단계; 및
    상기 홀 내에 상변화막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 상변화패턴 절연막은 질화막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 희생막은 TEOS막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 마스크패턴은 비정질탄소막과 산화막의 적층막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 희생막을 식각하는 단계는, DC 파워를 사용하면서 C4F6, Ar 및 O2 중 선택되는 어느 하나의 식각 가스로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 홀은 하단부가 35∼45㎚의 폭으로 이루어지고, 상단부는 15∼25㎚의 폭으로 이루어지며, 70∼75°의 기울기를 갖는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 홀을 형성하는 단계 후, 상기 홀 내에 상변화막을 형성하는 단계 전,
    상기 홀이 형성된 반도체기판에 플라즈마 에치 트리트먼트 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 반도체기판 상에 히터를 형성하는 단계;
    상기 히터가 형성된 반도체기판 상에 상기 히터들을 절연시키는 질화막을 형성하는 단계;
    상기 히터를 포함한 질화막 상에 알루미나산화막(Al2O3)을 형성하는 단계;
    상기 알루미나산화막 상에 상변화패턴 절연막을 형성하는 단계;
    상기 상변화패턴 절연막 상에 상변화 형성 영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 마스크패턴으로 상기 상변화패턴 절연막을 식각하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 식각된 상변화패턴 절연막으로 상기 알루미나산화막을 식각하여 상변화 형성 영역인 홀을 형성하는 단계; 및
    상기 홀 내에 상변화막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 알루미나산화막은 250∼400℃의 온도에서 ALD 방식에 따라 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 알루미나산화막은 30∼60Å 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 알루미나산화막을 형성하는 단계 후, 상기 상변화패턴 절연막을 형성하는 단계 전,
    상기 알루미나산화막에 어닐링 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 어닐링 공정은 730∼780℃의 온도 및 0.3∼0.7Torr 압력에서 30∼60분 동안 1000∼20000sccm을 갖는 NH3 기체로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 상변화패턴 절연막은 650∼710℃의 온도 및 0.2∼0.4Torr 압력에서 1000∼20000sccm을 갖는 NH3 기체와 100∼150sccm를 갖는 DCS(SiH2Cl2)를 사용하면서 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 상변화패턴 절연막은 200∼500Å 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 알루미나산화막의 식각은 습식 식각 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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US8592796B2 (en) 2011-06-21 2013-11-26 Hynix Semiconductor Inc. Phase-change random access memory device and method of manufacturing the same
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