KR20130007255A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 기판 상에 제1 내지 제n 희생층과 제1 내지 제n 지지층이 번갈아 순차로 적층된 복합막을 형성하고, 복합막을 관통하는 복수의 개구부를 형성하고, 복수의 개구부 내에 하부 전극을 형성하고, 제1 내지 제n 지지층의 일부와 제1 내지 제n 희생층의 일부 또는 전부를 제거하되, 제1 내지 제n 지지층의 일부와 제1 내지 제n 희생층의 일부 또는 전부를 제거하는 것은, (a) 제k(단, k는 n에서 1까지 순차로 감소하는 자연수) 지지층의 일부를 제거하여 제k 희생층의 일부를 노출시키는 단계; (b) 제k 희생층의 노출면을 통해 제k 희생층을 전부 제거하는 단계; (a) 단계와 (b) 단계를 2회 이상 반복하여 하부 전극을 지지하는 복수의 지지대를 형성하는 것을 포함하고, 하부 전극 상에 유전막 및 상부 전극을 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법 {Method of fabricating semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 구체적으로 커패시터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 캐패시턴스를 높이기 위해 다양한 구조 또는 물질을 이용하여 커패시터를 형성하는 방법이 연구되고 있다. 이에 따라, 최근에는 실린더(cylinder) 또는 필러(pillar) 형의 커패시터를 적용하고 있다.
그런데, 반도체 소자의 소형화 및 집적화 경향에 따라, 종횡비(aspect ratio)가 증가하여 커패시터 형성을 위한 개구부를 형성할 때, 피식각면의 바닥까지 충분한 에너지 전달이 어려웠다. 이에 따라, 개구부의 하부로 갈수록 폭이 좁아지며, 하부 플러그와의 접촉 면적을 확보하기 위해 개구부의 하부 폭을 증가시킬수록 개구부의 상부 폭이 확장되어 인접하는 게이트 간의 단락이 발생하는 경우도 있었다.
본 발명이 해결하려는 과제는 신뢰도가 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 일 태양은 기판 상에 제1 내지 제n 희생층과 제1 내지 제n 지지층이 번갈아 순차로 적층된 복합막을 형성하고, 상기 복합막을 관통하는 복수의 개구부를 형성하고, 상기 복수의 개구부 내에 하부 전극을 형성하고, 상기 제1 내지 제n 지지층의 일부와 상기 제1 내지 제n 희생층의 일부 또는 전부를 제거하되, 상기 제1 내지 제n 지지층의 일부와 상기 제1 내지 제n 희생층의 일부 또는 전부를 제거하는 것은, (a) 제k(단, k는 n에서 1까지 순차로 감소하는 자연수) 지지층의 일부를 제거하여 상기 제k 희생층의 일부를 노출시키는 단계; (b) 상기 제k 희생층의 노출면을 통해 상기 제k 희생층을 전부 제거하는 단계; 상기 (a) 단계와 상기 (b) 단계를 2회 이상 반복하여 상기 하부 전극을 지지하는 복수의 지지대를 형성하는 것을 포함하고, 상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 다른 태양은 기판 상에 제1 내지 제n 희생층과 제1 내지 제n 지지층이 번갈아 순차로 적층된 복합막을 형성하고, 상기 복합막을 관통하는 복수의 제1 개구부를 형성하고, 상기 복수의 개구부 내에 하부 전극을 형성하고, 상기 하부 전극 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 상기 복합막의 일부를 식각하여 상기 복합막을 관통하는 복수의 제2 개구부를 형성하여 상기 제1 내지 제n 희생층의 일부를 노출시키고, 상기 제2 개구부에 의해 노출된 상기 제1 내지 제n 희생층의 전부를 동시에 제거하여 상기 하부 전극을 지지하는 복수의 지지대를 형성하고, 상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 2 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 15는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 16 내지 도 18은 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 19 내지 도 24는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 25는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 14를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 2 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
우선, 도 1 및 도 2을 참조하여, 기판(100) 상에 제1 내지 제n 희생층(151, 153, 155)과 제1 내지 제n 지지층(152, 154, 156)이 번갈아 순차로 적층된 복합막(150)을 형성한다(S110).
기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다. 또한, 도 2에 도시된 바와 같이, 기판(100) 상에는 콘택 플러그(130)가 형성된 층간 절연막(120)을 형성할 수 있다. 또한, 도면 상에 도시되지는 않았으나, 콘택 플러그(130)의 하부에는 각종 능동 소자, 수동 소자 또는 배선들이 형성될 수 있다.
도 2에 도시된 바와 같이, 층간 절연막(120) 상에 식각 정지막(140)을 형성할 수 있다. 식각 정지막(140)을 형성하는 것은, 예를 들어 화학적 기상 증착(Chemical Vapor Deposition; CVD) 공정 또는 물리적 기상 증착(Physical Vapor Deposition; PVD) 공정을 이용하여 형성할 수 있다. 식각 정지막(140)은 예를 들어, 질화막, 산화막, 산질화막, 또는 실리콘 카바이드(SiC) 등으로 이루어질 수 있다.
복합막(150)은 제1 희생층(151) 및 제1 지지층(152)을 순차로 적층하고, 제2 내지 제n 희생층(153, 155) 및 제2 내지 제n 지지층(154, 156)을 동일한 방식으로 반복하여 형성할 수 있다. 다시 말하면, 기판(100) 상에 제1 희생층(151)을 형성하고, 제1 희생층(151) 상에 제1 지지층(152)을 형성하고, 제1 지지층(152) 상에 제2 희생층(153)을 형성하고, 제2 희생층(153) 상에 제2 지지층(154)을 형성하고, 이와 같은 방식으로 희생층과 지지층을 번갈아 순차로 적층하여 복합막(150)을 형성할 수 있다.
희생층(151, 153, 155)은 실리콘 계열의 물질을 포함할 수 있다. 예를 들어, 희생층(151, 153, 155)은 결정질 실리콘, 폴리 실리콘, 비결정질 실리콘, 및 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 실리콘 계열의 물질은 상대적으로 본딩 에너지가 낮은 Si-Si 본딩을 많이 포함하고 있다. 따라서, 후속 공정에서 희생층(151, 153, 155)에 식각 공정, 예를 들어 건식 식각 공정을 수행할 때, 상대적으로 낮은 에너지를 사용할 수 있다.
희생층(151, 153, 155)은 전도성 물질을 포함할 수 있다. 전도성 물질의 경우, 식각 대상의 종횡비가 클 때 발생할 수 있는 전하 효과(charging effect)를 감소시킬 수 있다. 따라서, 종횡비가 큰 개구부를 형성할 때에, 개구부의 바닥면으로 에너지가 더욱 수월하게 전달될 수 있어, 바닥면을 상대적으로 넓게 형성할 수 있다. 이는 개구부의 측벽을 바닥면에 더욱 수직하게 형성할 수 있다는 것을 의미한다. 즉, 개구부의 하부면의 면적에 대한 개구부의 바닥면의 면적 비가 1에 가깝게 형성될 수 있다. 이에 따라, 커패시터 전극과 콘택 플러그(130) 간의 접촉 면적이 증가하여 커패시턴스 특성이 향상될 수 있는 장점이 있다.
다시 말하면, 희생층(151, 153, 155)은 전도성 실리콘 계열의 물질을 포함할 수 있다. 지지층(152, 154, 156)은 절연성 물질을 포함할 수 있다. 예를 들어 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막일 수 있다.
나아가, 제1 내지 제n 희생층(151, 153, 155)을 형성한 후, 제1 내지 제n 지지층(152, 154, 156)을 형성하기 전에, 제1 내지 제n 희생층(151, 153, 155)의 표면 상에 자연 산화막이 형성되는 것을 방지하기 위해, 수소 처리 공정을 수행할 수 있다. 즉, 제1 내지 제n 희생층(151, 153, 155)의 표면에 수소 본딩을 형성하여 자연 산화막이 형성되는 것을 막고, 수소 처리된 제1 내지 제n 희생층(151, 153, 155) 상에 제1 내지 제n 지지층(152, 154, 156)을 각각 형성할 수 있다. 예를 들어, 제1 희생층(151)을 형성하고, 수소 처리 공정을 수행한 후, 제1 지지층(152)을 형성할 수 있다. 이어서, 제1 지지층(152) 상에 제2 희생층(153)을 형성하고, 수소 처리 공정을 수행한 후, 제2 지지층(154)을 형성할 수 있다. 이러한 공정을 반복하여 복합막(150)을 형성할 수 있다. 실시예에 따라, 제1 내지 제n 희생층(151, 153, 155) 각각에 대하여 수소 처리 공정을 수행할 수도 있고, 제l 희생층(단, l는 1 이상 n 이하의 자연수)에 대하여 선택적으로 수소 처리 공정을 수행할 수도 있다. 즉, 제1 내지 제n 희생층(151, 153, 155) 중 적어도 하나 이상에 대하여 수소 처리 공정을 수행할 수 있다.
희생층(151, 153, 155) 및 지지층(152, 154, 156)은 예를 들어, CVD 또는 PVD 공정을 이용하여 증착할 수 있다. 이 때, 기판(100)의 일면 상에 희생층(151, 153, 155)을 증착함에 따라, 기판(100)에 가해질 수 있는 스트레스, 예를 들어 인장력 또는 응력을 고려하여 기판(100)에 소정의 처리를 수행할 수 있다. 예를 들어, 기판(100)의 일면 상에 증착되는 희생층(151, 153, 155)에 의해 기판(100)에 가해지는 스트레스를 보완하기 위해, 기판(100)의 배면 상에 희생층(151, 153, 155)과 동일한 물질을 증착시킬 수 있다. 이 외에도 기판(100)에 가해지는 스트레스를 보완하기 위한 다양한 방법을 적용할 수 있다.
또한, 도 2에 도시된 바와 같이, 제1 내지 제n 지지층(152, 154, 156) 중 최상부에 배치되는 제n 지지층(156)의 두께는 제1 내지 제n-1 지지층(152, 154) 중 어느 하나의 두께보다 두껍게 형성할 수 있다. 예를 들어, 제n 지지층(156)의 두께는 제1 내지 제n-1 지지층(152, 154) 중 어느 하나의 두께의 약 2배 이상으로 형성할 수 있다. 예를 들어, 제n 지지층(156)의 두께는 제1 내지 제n-1 지지층(152, 154) 중 어느 하나의 두께의 약 1.5배 이상 6배 이하로 형성할 수 있다. 이에 따라, 제n 지지층(156)은 제1 내지 제n-a (a는 1 이상 n-1 이하의 자연수) 지지층(152, 154)의 일부를 식각하는 후속 식각 공정에서 식각 마스크의 역할을 수행할 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
도면에서는, 희생층과 지지층이 각각 3개 층인 경우를 도시하였으나, 이에 한정되지 않음은 물론이다. 예를 들어, 다른 실시예에서는 희생층과 지지층이 각각 2개층일 수도 있고, 4개층 이상일 수도 있다. 이하에서는 설명의 편의를 위해 제1 내지 제3 희생층(151, 153, 155)과, 제1 내지 제3 지지층(152, 154, 156)을 예시적으로 설명한다. 나아가, 도면에서는 복합막(150)의 최상층에 제n 지지층(156)이 형성된 경우를 도시하였으나, 복합막(150)의 최상층에 제n 희생층(155)이 형성될 수도 있다.
이어서, 도 1 및 도 3을 참조하여, 복합막(150)을 관통하는 복수의 개구부(160)를 형성한다(S120).
더욱 구체적으로, 제3 지지층(156) 상에 제1 마스크 패턴(210)을 형성하고, 제1 마스크 패턴(210)을 식각 마스크로 복합막(150)을 선택적으로 식각할 수 있다. 다시 말하면, 제1 마스크 패턴(210)을 식각 마스크로 하여, 제3 지지층(156), 제3 희생층(155), 제2 지지층(154), 제2 희생층(153), 제1 지지층(152), 및 제1 희생층(151)을 순차로 식각할 수 있다. 상술한 바와 같이, 지지층(152, 154, 156)과 희생층(151, 153, 155)을 구성하는 물질이 서로 상이하므로, 지지층(152, 154, 156)과 희생층(151, 153, 155)은 서로 다른 식각 조건에서 식각 공정을 진행할 수 있다.
예를 들어, 제1 식각 가스를 이용하여 지지층(152, 154, 156)을 식각하고, 제2 식각 가스를 이용하여 희생층(151, 153, 155)을 식각할 수 있다. 이 때, 제1 식각 가스와 제2 식각 가스는 서로 다른 가스 조성을 가질 수 있으며, 예를 들어 식각 온도 및 공정 시간 등과 같은 공정 조건도 서로 상이할 수 있다. 나아가, 지지층(152, 154, 156)과 희생층(151, 153, 155)의 식각은 인 시츄(in-situ)로 수행할 수 있다.
또한, 도 3에 도시된 바와 같이, 복수의 개구부(160)는 복합막(150) 및 식각 정지막(140)을 관통하여, 하부의 콘택 플러그(130)를 노출시킬 수 있다. 이 때, 복수의 개구부(160)는 수직의 홀 패턴을 형성할 수 있다. 상술한 바와 같이, 희생층(151, 153, 155)이 본딩 에너지가 상대적으로 낮은 물질, 예를 들어 전도성 실리콘 계열의 물질을 포함하기 때문에, 상대적으로 낮은 에너지로 식각할 수 있는 장점이 있다. 또한, 희생층(151, 153, 155)이 전도성을 가지기 때문에 전하 효과에 의한 영향이 감소되며, 수직 프로파일(vertical profile)을 구현하는데 유리한 장점이 있다.
나아가, 도면으로 도시하지는 않았으나, 식각 공정을 진행하는 동안 제1 내지 제3 희생층(151, 153, 155)의 측벽에 산화막이 형성될 수 있다. 희생층(151, 153, 155)의 측벽에 형성되는 산화막은, 예를 들어, 실리콘 산화막일 수 있다. 이러한 산화막에 의해 희생층(151, 153, 155)의 측벽이 패시베이션(passivation)됨에 따라, 개구부(160)의 보잉(bowing) 현상을 방지할 수 있다. 다시 말하면, 더욱 양호한 수직 프로파일을 가지는 개구부(160)를 형성할 수 있다. 또한, 복수의 지지층(152, 154, 156)과 복수의 희생층(151, 153, 155)이 교대로 증착된 복합막을 단계적으로 식각함에 따라, 복합막(150)과 동일한 두께의 단일막을 한 번에 식각하여 개구부(160)를 형성하는 경우와 비교하여 상대적으로 더욱 양호한 수직 프로파일을 형성할 수 있는 장점이 있다.
몇몇 실시예에서, 제1 마스크 패턴(210)을 형성하기 위한 식각 공정을 수행할 때, 제3 지지층(156)을 함께 식각할 수 있다. 예를 들어, 제3 지지층(156)과 제1 마스크 패턴(210)이 동일한 계열의 물질을 포함할 경우, 제1 마스크 패턴(210)을 패터닝할 때에, 제3 지지층(156)도 함께 식각할 수 있다.
이어서, 제1 마스크 패턴(210)과 제3 지지층(156)을 식각 마스크로 하여 제3 희생층(155)을 식각할 수 있다. 예를 들어, 식각 가스로 플루오르 계열의 가스, 브롬 계열의 가스, O2, 및 불활성 가스 등을 이용할 수 있다. 또한, 제1 마스크 패턴(210) 및 제3 지지층(156)에 대한 제3 희생층(155)의 선택비를 향상시키기 위해, 예를 들어 SiF 또는 SiCl4 등의 가스를 추가할 수 있다. 이러한 식각 공정은 제3 희생층(155)뿐만 아니라, 제2 희생층(153) 및 제1 희생층(151)에 실질적으로 동일하게 적용할 수 있다.
이어서, 제1 마스크 패턴(210), 제3 지지층(156) 및 제3 희생층(155)을 식각 마스크로, 제2 지지층(154)을 식각할 수 있다. 예를 들어, 식각 가스로 수소가 함유된 가스, 예를 들어, CH2F2, CH3F, CHF3, 또는 CH4 등을 사용할 수 있다. 또한, 플루오르 카본 계열의 가스, O2, 및 불활성 가스 등을 추가할 수 있다. 이러한 식각 공정은 제1 지지층(152)에도 실질적으로 동일하게 적용할 수 있다.
나아가, 제3 희생층(155)을 식각한 후, 제2 희생층(153)을 식각하기 전, O2 플라즈마 공정 또는 오존 처리 등을 수행하여 제3 희생층(155)의 내벽을 패시베이션시킬 수 있다. 상술한 바와 같이, 식각 공정을 수행하는 동안, 희생층(155)의 측벽에 산화막이 형성될 수 있다. 희생층(155)의 내벽을 더욱 안정적으로 패시베이션시키기 위해 노출된 희생층(155)을 산화시키는 공정을 추가로 수행할 수 있다. 이에 따라, 제2 희생층(153)을 식각할 때, 이미 형성된 개구부가 확장되는 것을 방지할 수 있다. 즉, 개구부(160)의 보잉 현상을 더욱 효과적으로 방지할 수 있다.
복합막(150)을 관통하는 복수의 개구부(160)를 형성한 후, 즉 제1 희생층(151)까지 식각 공정을 완료한 후, 세정 공정을 수행하여 패시베이션층(미도시)을 제거할 수 있다.
이어서, 도 1, 도 4 및 도 5를 참조하여, 복수의 개구부(160) 내에 하부 전극(180)을 형성한다(S130).
먼저, 도 4를 참조하여, 하부 전극(180)을 형성하기 전에, 복수의 개구부(160)의 내벽에 실리사이드 방지막(170)을 형성할 수 있다.
더욱 구체적으로, 실리사이드 방지막(170)을 개구부(160)의 내벽에 컨포멀하게 형성할 수 있다. 실리사이드 방지막(170)은 희생층(151, 153, 155)과 하부 전극(도 5의 180 참조) 간의 물질 반응을 방지할 수 있다. 실리사이드 방지막(170)으로, 금속 산화막, 금속 질화막, 또는 금속 산질화막을 증착할 수 있다. 예를 들어, 실리사이드 방지막(170)으로 티타늄옥사이드(TixOy)를 포함하는 물질을 형성할 수 있다. 나아가, 이에 한정되지 않고, 티타늄 산화막, 티타늄 질화막, 티타늄 산질화막, 탄탈륨 산화막, 탄탈륨 질화막, 또는 탄탈륨 산질화막 등으로 실리사이드 방지막을 형성할 수 있으며, 이는 예시적인 물질일 뿐 이에 한정되지 않음은 물론이다. 다른 예로, 복수의 개구부(160)가 형성된 복합막에 산화 공정 또는 질화 공정을 수행하여, 실리사이드 방지막(170)으로 내벽에 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등을 형성할 수 있다.
이 때, 도면에 도시된 바와 같이, 복수의 개구부(160) 각각의 하면에 형성된 실리사이드 방지막(170)은 선택적으로 제거할 수 있다. 예를 들어, 에치백 등의 공정을 수행하여 각 개구부(160) 하면에 콘택 플러그(130)를 노출시킬 수 있다.
이어서, 도 5를 참조하여, 복수의 개구부(160)를 매립하는 하부 전극(180)을 형성할 수 있다.
하부 전극(180)은 도전성 물질일 수 있다. 하부 전극(180)은 예를 들어, 티타늄나이트라이드(TiN)로 형성할 수 있으나, 이에 한정되는 것은 아니다. 나아가, 실리콘 계열의 희생층의 측벽과 하부 전극(180) 간에 실리사이드가 형성되는 것을 방지하기 위해, 하부 전극(180)을 저온, 예를 들어, 약 500도 이하에서 증착할 수 있다. 몇몇 다른 실시예예서, 하부 전극(180)을 저온 공정으로 수행할 경우, 실리사이드 방지막(170) 형성 공정은 생략할 수도 있다.
또한, 도면으로 도시하지는 않았으나, 하부 전극(180)을 형성하기 전에, 복수의 개구부(160)의 하면에 장벽층을 형성할 수 있다. 더욱 구체적으로, 개구부(160)에 의해 노출된 하면 상에 금속층, 예를 들어 티타늄층을 증착하여, 콘택 플러그(130)와 하부 전극(180) 간의 저항을 감소시킬 수 있다.
도 1 및 도 6 내지 도 12를 참조하여, 지지층(152, 154, 156)의 일부와, 희생층(151, 153, 155)의 전부를 제거한다(S140).
먼저, 도 6을 참조하여, 하부 전극(180)을 일부 제거하여 복수의 노드 전극으로 분리할 수 있다. 예를 들어, 화학적 기계적 연마 (Chemical Mechanical Polishing; CMP) 공정 또는 에치백 공정 등을 수행하여 하부 전극(180)을 일부 제거할 수 있다. 이에 따라, 제1 마스크 패턴(210)이 노출될 수 있다.
이어서, 도 7을 참조하여, 제2 마스크 패턴(230)을 형성하고, 제1 마스크 패턴(210) 및 제3 지지층(156)의 일부를 제거하여 제3 희생층(155)의 일부를 노출시킬 수 있다.
더욱 구체적으로, 제1 마스크 패턴(210) 및 하부 전극(180) 상에 제1 마스크 패턴(210)의 일부를 노출시키는 제2 마스크 패턴(230)을 형성할 수 있다. 제2 마스크 패턴(230)은 예를 들어 카본 마스크 패턴일 수 있다.
여기서, 제2 마스크 패턴(230)이 제1 마스크 패턴(210)의 일부를 노출시킨다는 것은, 제2 마스크 패턴(230)이 하부 전극(180) 사이에 형성된 제1 마스크 패턴(210) 중 일부를 노출시키는 오픈 영역과, 제1 마스크 패턴(210)의 일부를 차단하는 차단 영역을 포함한다는 것을 의미할 수 있다. 이 때, 제1 내지 제3 지지층(152, 154, 156) 중 제2 마스크 패턴의 오픈 영역의 하부에 배치된 부분은 후속 식각 공정에 의해 제거되며, 제2 마스크 패턴(230)의 차단 영역의 하부에 배치된 부분은 후속 식각 공정에 의해 제거되지 않고 잔존하여 복수의 지지대(152s, 154s, 156s)를 형성할 수 있다.
이어서, 제2 마스크 패턴(230)을 식각 마스크로 제1 마스크 패턴(210) 및 제3 지지층(156)의 일부를 제거하여 제3 희생층(155)의 일부를 노출시킬 수 있다.
더욱 구체적으로, 제2 마스크 패턴(230)을 식각 마스크로 식각 공정을 수행하여, 제2 마스크 패턴(230)의 오픈 영역에 의해 노출된 부분, 즉 제1 마스크 패턴(210)의 일부와 제3 지지층(156)의 일부를 제거할 수 있다. 이에 따라, 제3 희생층(155)의 일부를 노출시킬 수 있다. 여기서, 제3 희생층(155)의 일부를 노출시킨다는 것은, 제1 마스크 패턴(210) 및 제3 지지층(156)의 오픈 영역에 대응하는 영역을 노출시키는 것을 의미할 수 있다. 이 때, 식각 공정은 예를 들어 건식 식각을 수행할 수 있으며, 이방성 식각을 수행할 수 있다.
이어서, 도 8을 참조하여, 노출면을 통해 제3 희생층(155)을 전부 제거할 수 있다.
더욱 구체적으로, 습식 식각을 이용하여 제3 희생층(155)을 전부 제거할 수 있다. 이 때, 습식 식각은 제3 지지대(156s), 제2 지지층(154) 및 제1 마스크 패턴(210)에 대한 제3 희생층(155)의 선택비가 높은 식각액을 이용할 수 있다. 도면에서는 제3 지지대(156s)가 존재하는 영역과 제3 지지대(156s)가 없는 영역이 하부 전극(180)에 의해 공간적으로 분리된 것으로 도시되어 있으나, 복수의 개구부(160)가 형성된 이외의 영역은 서로 연결되어 있다. 즉, 습식 식각을 수행함에 따라, 제1 마스크 패턴(210)에 의해 노출된 제3 희생층(155)의 일부 영역을 통해서, 제1 마스크 패턴(210)에 의해 노출되지는 않았지만 제3 희생층(155)의 노출된 영역과 연결된 부분까지, 다시 말하면 제3 희생층(155)의 전부가 제거될 수 있다. 다시 말하면, 습식 식각을 이용하여 제3 희생층(155)을 선택적으로, 전부 제거할 수 있다.
또한, 도면에 도시된 바와 같이, 제3 희생층(155)을 전부 제거하기 전에, 제2 마스크 패턴(도 7의 230 참조)을 제거할 수 있다.
이어서, 도 9를 참조하여, 제1 마스크 패턴(210)을 식각 마스크로 제2 지지층(154)의 일부를 제거하여 제2 희생층(153)의 일부를 노출시킬 수 있다. 이 때, 도 9에 도시된 바와 같이, 제1 마스크 패턴(210)의 일부가 제거될 수 있다.
상술한 바와 같이, 지지층(도 2의 152, 154, 156 참조)은 제1 마스크 패턴(210)이 동일한 계열의 물질을 포함할 경우, 제2 지지층(154)의 일부와 함께 제1 마스크 패턴(210)의 일부가 제거될 수 있다. 이에 따라, 도면에 도시된 제1 마스크 패턴(210)의 두께는, 제2 지지층(154)을 식각하기 전의 제1 마스크 패턴(도 8의 210)의 두께보다 감소할 수 있다. 제2 지지층(154)의 일부를 제거하는 방식은 상술한 제3 지지층(156)의 일부를 제거하는 방식과 실질적으로 동일하게 적용할 수 있다. 나아가, 제2 지지층(154)의 일부를 제거함에 따라, 제3 지지대(156s)의 하부에 제2 지지대(154s)를 형성할 수 있다.
이어서, 도 10을 참조하여, 노출면을 통해 제2 희생층(153)을 전부 제거할 수 있다.
더욱 구체적으로, 습식 식각을 이용하여 제1 마스크 패턴(210) 및 제3 지지대(156s)에 의해 노출된 제2 희생층(153)을 전부 제거할 수 있다. 제2 희생층(153)을 전부 제거하는 방식은 상술한 제3 희생층(155) 전부를 제거하는 방식과 실질적으로 동일하게 적용할 수 있다.
이어서, 도 11을 참조하여, 제1 마스크 패턴(210) 및 제3 지지대(156s)을 식각 마스크로, 제1 지지층(152)의 일부를 제거하여 제1 희생층(151)의 일부를 노출시킬 수 있다.
도 9에서 설명한 바와 같이, 지지층(152, 154, 156)을 제거할 때에, 제1 마스크 패턴(210)이 함께 제거될 수 있다. 복수의 지지층(152, 154, 156)을 제거함에 따라, 도면에 도시된 바와 같이, 제1 마스크 패턴(210)이 모두 제거될 수 있다. 이 경우, 제3 지지대(156s)를 식각 마스크로 이용할 수 있다. 상술한 바와 같이, 복합막(150)은 3개 이상의 지지층 및 희생층을 포함할 수 있다. 이에 따라, 제1 마스크 패턴(210)을 식각 마스크로 하여 제n 내지 제1 지지층(152)의 일부를 식각할 경우, 제1 지지층(152)의 일부를 식각하기 전에 제1 마스크 패턴(210)이 모두 제거될 수 있다.
도면에서는 지지층이 3개인 경우를 예시적으로 설명하였기 때문에, 제1 지지층(152)을 식각하기 전에 제1 마스크 패턴(210)이 모두 제거된 경우를 도시하였다. 그러나, 지지층이 3개 이상인 경우, 제1 지지층(152)이 아닌, 제2 또는 제3 혹은 제4 지지층을 식각하기 전에 제1 마스크 패턴(210)이 모두 제거될 수 있다. 이 경우, 제n 지지대 (도면에서는 제3 지지대(156s)에 대응됨)를 식각 마스크로 지지층을 식각할 수 있다.
이와 같이, 하부 지지층(152)의 일부를 식각할 때에, 식각 마스크로 사용됨에 따라 제n 지지대(156s)의 두께가 감소할 수 있다. 이러한 점을 감안하여, 식각 마스크로 사용될 수 있는 제n 지지층(도 2의 156 참조)의 두께를 제1 내지 제n-1 지지층(152, 154)의 어느 하나의 두께보다 두껍게 형성할 수 있다.
이어서, 도 12를 참조하여, 노출면을 통해 제1 희생층(151)을 전부 제거할 수 있다.
더욱 구체적으로, 습식 식각을 이용하여 제1 지지대(152s)에 의해 노출된 제1 희생층(151)을 전부 제거할 수 있다. 제1 희생층(151)을 전부 제거하는 방식은 상술한 방식과 실질적으로 동일하게 적용할 수 있다.
요컨대, 제1 내지 제n 지지층(152, 154, 156)의 일부와 제1 내지 제n 희생층(151, 153, 155)의 전부를 제거하되, (a) 제k(단, k는 n에서 1까지 순차로 감소하는 자연수) 지지층의 일부를 제거하여 제k 희생층의 일부를 노출시키는 단계와, (b) 제k 희생층의 노출면을 통해 상기 제k 희생층을 전부 제거하는 단계를 복수 회 반복하여 하부 전극(180)을 지지하는 복수의 지지대(152s, 154s, 156s)를 형성할 수 있다.
이어서, 도 1, 도 13 및 도 14를 참조하여, 유전막(182) 및 상부 전극(184)을 형성한다(S150).
먼저, 도 13을 참조하여, 하부 전극(180) 상에 유전막(182)을 형성한다.
더욱 구체적으로, 하부 전극(180) 및 복수의 지지대(152s, 154s, 156s)를 따라 유전막(182)을 형성할 수 있다. 예를 들어, 유전막(182)은 탄탈륨 산화막(Ta2O5) 또는 알루미늄 산화막(Al2O3)의 단일막 또는 탄탈륨 산화막/티타늄 산화막, 알루미늄 산화막/티타늄 산화막 등의 적층막으로 이루어질 수 있는데 이에 한정되는 것은 아니다.
도면에 도시된 바와 같이, 유전막(182)을 형성하기 전에, 실리사이드 방지막(170)을 제거할 수 있다. 예를 들어, LAL 또는 HF 계열의 물질을 이용한 세정 공정을 수행하여, 하부 전극(180)의 측벽에 형성된 실리사이드 방지막(170)을 제거할 수 있다. 이 때, 실리사이드 방지막(170) 중 복수의 지지대(152s, 154s, 156s)와 하부 전극(180) 사이에 배치된 부분은 실리사이드 방지막(170) 제거 공정 이후에도 남게된다. 이는 복수의 지지대(152s, 154s, 156s)가 식각 마스크의 역할을 하기 때문이다. 즉, 실리사이드 방지막(170)은 복수의 지지대(152s, 154s, 156s)와 하부 전극(180) 사이에 잔존할 수 있다.
이어서, 도 14를 참조하여, 유전막(182) 상에 상부 전극(184)을 형성한다. 이 때, 상부 전극(184)은 하부 전극(180)과 같거나 다른 도전 물질로 형성할 수 있다.
이하, 도 15 내지 도 18 및 도 14를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 15는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 16 내지 도 18은 본 발명의 제2 실시예예 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법은, 하부 전극을 형성하기 위한 복수의 제1 개구부 외에, 제1 내지 제n 희생층의 일부를 노출시키는 복수의 제2 개구부를 형성하여, 제1 내지 제n 희생층 모두를 동시에 제거한다는 점에서 상술한 실시예와 구별된다. 설명의 편의를 위해 상술한 실시예와 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략히 한다.
먼저, 도 15 및 도 2 내지 도 6을 참조하여, 기판(100) 상에 복합막(150)을 형성하고(S210), 복수의 제1 개구부(160)를 형성하고(S220), 하부 전극(180)을 형성한다(S230).
기판(100) 상에 제1 내지 제n 희생층(151, 153, 155)과 제1 내지 제n 지지층(152, 154, 156)이 번갈아 순차로 적층된 복합막(150)을 형성하고, 복합막(150)을 관통하는 복수의 제1 개구부(160)를 형성하고, 복수의 개구부(160) 내에 하부 전극(180)을 형성하는 것은, 앞선 제1 실시예에 따른 반도체 소자의 제조 방법과 실질적으로 동일하다. 즉, 제1 내지 제n 희생층(151, 153, 155)은 실리콘 계열의 물질을 포함할 수 있다. 나아가, 제1 내지 제n 희생층(151, 153, 155)은 전도성 실리콘 계열의 물질을 포함하고, 제1 내지 제n 지지층(152, 154, 156)은 절연성 물질을 포함할 수 있다.
이어서, 도 15 및 도 16을 참조하여, 하부 전극(180) 상에 마스크 패턴(220)을 형성하고(S240), 복수의 제2 개구부(190)를 형성한다(S250).
더욱 구체적으로, 하부 전극(180) 상에 오픈 영역 및 차단 영역을 포함하는 마스크 패턴(220)을 형성할 수 있다. 이 때, 마스크 패턴(220)은 예를 들어 카본 마스크 패턴일 수 있다. 마스크 패턴(220)은 오픈 영역과 차단 영역을 포함할 수 있다. 마스크 패턴(220)의 오픈 영역은 하부 전극(180)의 일부와, 하부 전극(180) 간의 일부 영역을 노출시키는 영역일 수 있다. 도 7에서 설명한 바와 같이, 제1 내지 제3 지지층(152, 154, 156) 중 마스크 패턴(220)의 오픈 영역의 하부에 배치된 부분은 후속 식각 공정에 의해 제거되며, 마스크 패턴(220)의 차단 영역의 하부에 배치된 부분은 후속 식각 공정에 의해 제거되지 않고 잔존하여 복수의 지지대(152s, 154s, 156s)를 형성할 수 있다.
도면에 도시된 바와 같이, 마스크 패턴(220)을 식각 마스크로 하여, 복합막(150)의 일부를 식각하여 복합막(150)을 관통하는 복수의 제2 개구부(190)를 형성할 수 있다. 이 때, 복수의 제2 개구부에 의해 제1 내지 제n 희생층(151, 153, 155)의 일부를 노출시킬 수 있다. 복수의 제2 개구부(190)는 복수의 제1 개구부(도 3의 160 참조)를 매립하여 형성된 하부 전극(180)들 사이에 형성될 수 있다.
복수의 제2 개구부(190)를 형성하는 것은, 마스크 패턴(220)의 오픈 영역에 대응하는 복합막(150), 다시 말하면, 오픈 영역에 대응하는 제1 내지 제n 지지층(152, 154, 156)과 제1 내지 제n 희생층(151, 153, 155)을 순차로 식각하는 것을 포함할 수 있다.
더욱 구체적으로, 마스크 패턴(220)을 식각 마스크로 하여 제3 지지층(156)을 식각할 수 있다. 이 때, 하부 전극(180) 형성용 제1 개구부(160)를 형성하기 위한 제1 마스크 패턴(210)을 제3 지지층(156)과 함께 제거할 수 있다. 다시 말하면, 마스크 패턴(220)의 오픈 영역에 대응하는 제1 마스크 패턴(210) 및 제3 지지층(156)을 식각할 수 있다. 이 때, 예를 들어, 식각 가스로 수소가 함유된 가스를 이용할 수 있다. 다시, 마스크 패턴(220)을 식각 마스크로 제3 희생층(155)을 식각할 수 있다. 이 때, 식각 가스로 플루오르 계열의 가스, 브롬 계열의 가스, O2, 및 불활성 가스 등을 사용할 수 있다. 동일한 방식으로, 제2 지지층(154), 제2 희생층(153), 제1 지지층(152) 및 제1 희생층(151)을 순차로 제거할 수 있다.
요컨대, 제1 내지 제n 지지층(152, 154, 156)과 제1 내지 제n 희생층(151, 153, 155)을 순차로 식각하는 것은 제1 실시예의 도 3에서 설명한 방식과 실질적으로 유사하게 진행할 수 있다. 이처럼, 마스크 패턴(220)을 식각 마스크로 복합막(150)의 일부, 즉 마스크 패턴(220)의 오픈 영역에 대응하는 제1 내지 제n 희생층(151, 153, 155) 및 제1 내지 제n 지지층(152, 154, 156)을 식각하여, 제1 내지 제n 희생층(151, 153, 155)의 일부를 노출시킨다. 다시 말하면, 마스크 패턴(220)을 식각 마스크로 복합막(150)을 식각하는 공정을 수행하여 복합막(150)을 관통하는 복수의 제2 개구부(190)를 형성할 수 있다. 이에 따라, 복수의 제2 개구부(190)의 측벽을 통해 제1 내지 제n 희생층(151, 153, 155)의 일부가 노출된다. 물론, 복수의 제2 개구부(190)의 측벽을 통해 제1 내지 제n 지지층(152, 154, 156)의 일부도 노출된다. 즉, 마스크 패턴(220)을 식각 마스크로 복합막(150)을 관통하는 복수의 제2 개구부(190)를 형성하여 제1 내지 제n 희생층(151, 153, 155)을 일부를 노출시킨다.
이어서, 도 15, 도 17, 및 도 18을 참조하여, 희생층(151, 153, 155)을 전부 제거하여 복수의 지지대(152s, 154s, 156s)를 형성한다(S260).
도 17에 도시된 바와 같이, 마스크 패턴(도 16의 220)을 제거할 수 있다. 이 때, 제1 마스크 패턴(도 16의 210)도 함께 제거할 수 있다.
이어서, 도 18에 도시된 바와 같이, 희생층(151, 153, 155)을 전부 제거하여 하부 전극(180)을 지지하는 복수의 지지대(152s, 154s, 156s)를 형성할 수 있다.
더욱 구체적으로, 습식 식각을 수행하여, 제1 내지 제n 희생층(151, 153, 155)을 전부 제거할 수 있다. 상술한 바와 같이, 제1 내지 제n 희생층(151, 153, 155)의 일부가 복수의 제2 개구부(190)에 의해 노출될 수 있으며, 제1 내지 제n 희생층(151, 153, 155) 각각의 노출면을 통해 희생층(151, 153, 155)을 전부 제거할 수 있다. 이 때, 습식 식각 공정은 복수의 지지대(152s, 154s, 156s)에 대한 희생층(151, 153, 155)의 선택비가 높은 식각액을 이용할 수 있다. 앞서 설명한 바와 같이 도면에서는 지지대(152s, 154s, 156s)가 존재하는 영역과 지지대(152s, 154s, 156s)가 없는 영역이 하부 전극(180)에 의해 공간적으로 분리된 것으로 도시되어 있으나, 복수의 제2 개구부(190)가 형성된 이외의 영역은 서로 연결되어 있다. 이는 층(layer)으로 형성된 복합막(150)에 대하여 복수의 홀 패턴을 형성하고, 복수의 홀 패턴을 포함한 단면도를 도시하였기 때문이다. 즉, 단면도 상으로는 하부 전극(180)에 의해 지지대(152s, 154s, 156s)가 존재하는 영역의 희생층(151, 153, 155)과 지지대(152s, 154s, 156s)가 없는 영역의 희생층(151, 153, 155)이 공간적으로 분리된 것으로 도시되어 있으나, 평면도 상에서는 희생층(151, 153, 155)이 서로 연결되어 있다. 즉, 하나의 물질층을 이루고 있다.
따라서, 습식 식각을 수행함에 따라, 복수의 제2 개구부(190)에 의해 노출된 제1 내지 제3 희생층(151, 153, 155)의 일부 영역을 통해서, 지지층(152, 154, 156)에 의해 외부로 노출되지는 않았지만 희생층(151, 153, 155)의 노출된 영역과 연결된 부분까지, 다시 말하면, 희생층(151, 153, 155)의 전부가 제거될 수 있다. 예를 들어, 제3 희생층(155)의 일부가 복수의 제2 개구부(190)의 측벽에 의해 노출되고, 습식 식각을 수행함에 따라, 제3 희생층(155)의 상기 노출면을 통해 제3 희생층(155)의 전부가 제거될 수 있다. 마찬가지로, 제2 희생층(153)의 일부가 복수의 제2 개구부(190)의 측벽에 의해 노출되고, 습식 식각을 수행함에 따라, 제2 희생층(153)의 상기 노출면을 통해 제2 희생층(153)의 전부가 제거될 수 있다. 제1 희생층(151)도, 제1 희생층(151)의 일부가 복수의 제2 개구부(190)의 측벽에 의해 노출되고, 습식 식각을 수행함에 따라, 제1 희생층(151)의 상기 노출면을 통해 제1 희생층(151)의 전부가 제거될 수 있다. 즉, 1회의 습식 식각 공정을 통해 제1 내지 제3 희생층(151, 153, 155)이 동시에 제거될 수 있다.
상술한 바와 같이, 복합막(150)을 관통하는 복수의 제2 개구부(190)를 형성하여, 복수의 제2 개구부(190)에 의해 제1 내지 제n 희생층(151, 153, 155)의 일부를 노출시키고, 습식 식각 공정을 통해 제1 내지 제3 희생층(151, 153, 155)을 동시에 제거할 수 있다. 나아가, 1 회의 습식 식각을 진행하여 제1 내지 제3 희생층(151, 153, 155)을 한번에 제거할 수 있어, 제조 공정이 훨씬 단순화되는 장점이 있다.
이어서, 도 15 및 도 14를 참조하여, 유전막(182) 및 상부 전극(184)을 형성한다(S270).
상술한 바와 같이, 하부 전극(180) 및 복수의 지지대(152s, 154s, 156s)를 따라 유전막(182)을 형성할 수 있으며, 유전막(182)을 형성하기 전에, 실리사이드 방지막(170)을 제거할 수 있다. 도 14에 도시된 바와 같이, 실리사이드 방지막(170) 중 복수의 지지대(152s, 154s, 156s)와 하부 전극(180) 사이에 배치된 부분은, 복수의 지지대(152s, 154s, 156s)가 식각 마스크의 역할을 하기 때문에 실리사이드 방지막(170) 제거 공정 이후에도 잔존한다.
이어서, 유전막(182) 상에 상부 전극(184)을 형성할 수 있다. 이 때, 상부 전극(184)은 하부 전극(180)과 같거나 다른 도전 물질로 형성할 수 있다.
이하, 도 19 내지 도 24를 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 19 내지 도 24는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법은, 실린더형 커패시터를 가진다는 점에서 상술한 실시예들과 구별된다. 설명의 편의를 위해 상술한 실시예들과 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략화한다.
먼저, 도 19에 도시된 바와 같이, 기판(100) 상에 복합막(150)을 형성하고, 복합막을 관통하는 복수의 개구부(160)를 형성하고, 복수의 개구부(160) 내에 하부 전극(185)을 형성하되, 하부 전극용 물질을 컨포멀하게 형성한다. 더욱 구체적으로, 복수의 개구부(160) 내에 하부 전극용 물질을 컨포멀 하게 형성하여, 실린더형 커패시터를 형성하기 위한 하부 전극(185)을 형성할 수 있다.
이어서, 도 20 내지 도 23을 참조하여, 제2 마스크 패턴(235)을 형성하고, 제2 마스크 패턴(235)을 식각 마스크로 제1 마스크 패턴(210) 및 제3 지지층(156)의 일부를 제거하고, 노출된 제3 희생층(155)을 전부 제거하며, 제2 지지층(154)의 일부, 제2 희생층(153)의 전부, 제1 지지층(152)의 일부, 및 제1 희생층(151)의 전부를 순차로 제거할 수 있다. 제1 내지 제3 지지층(152, 154, 156)의 일부 및 제1 내지 제3 희생층(151, 153, 155)의 전부를 순차로 제거하는 공정은 앞선 제1 실시예에서 설명하였으므로, 구체적인 설명은 생략한다.
이어서, 도 24를 참조하여, 하부 전극(180) 및 복수의 지지대(152s, 154s, 156s)를 따라 유전막(182)을 형성하고, 유전막(182) 상에 상부 전극(184)을 형성하여, 실린더형 커패시터를 형성할 수 있다.
이하, 도 25를 참조하여, 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 25는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도이다.
본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법은, 하부 전극을 형성하기 위한 복수의 제1 개구부 외에, 제1 내지 제n 희생층의 일부를 노출시키는 복수의 제2 개구부를 형성하여, 제1 내지 제n 희생층 모두를 동시에 제거하며, 실린더형 커패시터를 가진다는 점에서 상술한 실시예들과 구별된다. 설명의 편의를 위해 상술한 실시예와 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략히 한다.
먼저, 기판(100) 상에 복합막(150)을 형성하고, 복합막을 관통하는 복수의 개구부(160)를 형성하고, 복수의 개구부(160) 내에 하부 전극(185)을 형성하되, 하부 전극용 물질을 컨포멀하게 형성한다. 더욱 구체적으로, 복수의 개구부(160) 내에 하부 전극용 물질을 컨포멀 하게 형성하여, 실린더형 커패시터를 형성하기 위한 하부 전극(185)을 형성할 수 있다. 이는 도 19에 도시된 제3 실시예에 따른 반도체 소자의 제조 방법과 실질적으로 동일하다.
이어서, 도 25에 도시된 바와 같이, 마스크 패턴(235)을 형성하고, 복수의 제2 개구부(190)를 형성한다. 제2 실시예에 따른 반도체 소자의 제조 방법에서 설명한 바와 같이, 하부 전극(185) 상에 오픈 영역 및 차단 영역을 포함하는 마스크 패턴(235), 예를 들어 카본 마스크 패턴을 형성할 수 있다. 마스크 패턴(235)을 식각 마스크로 하여, 복합막(150)을 관통하는 복수의 제2 개구부(190)를 형성할 수 있다. 이 때, 복수의 제2 개구부(190)에 의해 제1 내지 제n 희생층(151, 153, 155)의 일부가 노출될 수 있다. 즉, 마스크 패턴(235)의 오픈 영역에 대응하는 제1 내지 제n 지지층(152, 154, 156)과 제1 내지 제n 희생층(151, 153, 155)을 순차로 식각하여 복합막(150)을 관통하는 복수의 제2 개구부(190)를 형성할 수 있다.
이어서, 복수의 제2 개구부(190)에 의해 노출된 제1 내지 제n 희생층(151, 153, 155)을 습식 식각 공정을 수행하여 전부 제거할 수 있다. 이는 상술한 제2 실시예에 따른 반도체 소자의 제조 방법과 실질적으로 동일하므로, 중복을 피하기 위해 구체적인 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120: 층간 절연막
130: 콘택 플러그 140: 식각 정지막
150: 복합막 151, 153, 155: 지지층
152, 154, 156: 희생층 210, 215, 230, 235: 마스크 패턴
160, 190: 개구부 170: 실리사이드 방지막
180, 185: 하부 전극 182: 유전막
184: 상부 전극

Claims (10)

  1. 기판 상에 제1 내지 제n 희생층과 제1 내지 제n 지지층이 번갈아 순차로 적층된 복합막을 형성하고,
    상기 복합막을 관통하는 복수의 개구부를 형성하고,
    상기 복수의 개구부 내에 하부 전극을 형성하고,
    상기 제1 내지 제n 지지층의 일부와 상기 제1 내지 제n 희생층의 일부 또는 전부를 제거하되,
    상기 제1 내지 제n 지지층의 일부와 상기 제1 내지 제n 희생층의 일부 또는 전부를 제거하는 것은,
    (a) 제k(단, k는 n에서 1까지 순차로 감소하는 자연수) 지지층의 일부를 제거하여 상기 제k 희생층의 일부를 노출시키는 단계;
    (b) 상기 제k 희생층의 노출면을 통해 상기 제k 희생층을 전부 제거하는 단계
    상기 (a) 단계와 상기 (b) 단계를 2회 이상 반복하여 상기 하부 전극을 지지하는 복수의 지지대를 형성하는 것을 포함하고,
    상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 내지 제n 희생층은 실리콘 계열의 물질을 포함하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 제1 내지 제n 희생층은,
    결정질 실리콘, 폴리 실리콘, 비결정질 실리콘, 및 실리콘 게르마늄 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 하부 전극을 형성하기 전에,
    상기 복수의 개구부의 내벽에 실리사이드 방지막을 형성하는 것을 더 포함하고,
    상기 실리사이드 방지막을 형성하는 것은,
    티타늄옥사이드(TixOy)를 포함하는 물질을 상기 복수의 개구부의 내벽에 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 제k 희생층을 전부 제거하는 것은,
    습식 식각을 이용하여 상기 제k 희생층을 선택적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 복합막을 형성하는 것은,
    상기 제n 지지층의 두께가 상기 제1 내지 제n-1 지지층 중 어느 하나의 두께보다 두껍게 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서, 상기 복수의 개구부를 형성하는 것은,
    상기 제n 지지층 상에 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴을 식각 마스크로 상기 복합막을 선택적으로 식각하는 것을 포함하고,
    상기 제1 내지 제n 지지층의 일부와 상기 제1 내지 제n 희생층의 전부를 제거하는 것은,
    상기 제1 마스크 패턴 및 상기 하부 전극 상에 상기 제1 마스크 패턴의 일부를 노출시키는 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 식각 마스크로 상기 노출된 제1 마스크 패턴 및 상기 제n 지지층을 제거하여 상기 제n 희생층의 일부를 노출시키고,
    상기 제2 마스크 패턴을 제거하고,
    습식 식각으로 상기 제n 희생층을 전부 제거하고,
    상기 제1 마스크 패턴을 식각 마스크로 상기 제n-1 지지층을 제거하여 상기 제n-1 희생층의 일부를 노출시키되, 상기 제n-1 지지층과 함께 상기 제1 마스크 패턴의 일부가 제거되고,
    습식 식각으로 상기 제n-1 희생층을 전부 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 기판 상에 제1 내지 제n 희생층과 제1 내지 제n 지지층이 번갈아 순차로 적층된 복합막을 형성하고,
    상기 복합막을 관통하는 복수의 제1 개구부를 형성하고,
    상기 복수의 개구부 내에 하부 전극을 형성하고,
    상기 하부 전극 상에 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 상기 복합막의 일부를 식각하여 상기 복합막을 관통하는 복수의 제2 개구부를 형성하여 상기 제1 내지 제n 희생층의 일부를 노출시키고,
    상기 제2 개구부에 의해 노출된 상기 제1 내지 제n 희생층의 전부를 동시에 제거하여 상기 하부 전극을 지지하는 복수의 지지대를 형성하고,
    상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서, 상기 제1 내지 제n 희생층은,
    결정질 실리콘, 폴리 실리콘, 비결정질 실리콘, 및 실리콘 게르마늄 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  10. 제8 항에 있어서, 상기 하부 전극을 형성하기 전에,
    상기 복수의 개구부의 내벽에 실리사이드 방지막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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