CN107910327B - 电容器阵列结构及其制造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 53
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052796 boron Inorganic materials 0.000 claims abstract description 46
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 37
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000007789 gas Substances 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 229910052732 germanium Inorganic materials 0.000 claims description 18
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 239000012495 reaction gas Substances 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 4
- 238000007789 sealing Methods 0.000 claims 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910003134 ZrOx Inorganic materials 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000005019 vapor deposition process Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
Landscapes
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Abstract
本发明提供一种电容器阵列结构及其制造方法，包括：1）提供一半导体衬底；2）于半导体衬底的上表面形成交替叠置的牺牲层及支撑层；3）于所述交替叠置的牺牲层及支撑层的上表面形成图形化掩膜层，图形化掩膜层具有多个开孔；4）在支撑层及牺牲层内形成电容孔；5）于电容孔内形成下电极层；6）去除牺牲层，支撑层保留在半导体衬底上；7）于下电极层的内表面及外表面形成电容介质层；8）于电容介质层的外表面形成上电极层；9）于上电极层的外表面形成上电极填充层，所述上电极填充层的材质包括硼掺杂锗硅。本发明可以降低形成工艺温度，从而降低热预算对电容介质层的影响；同时可以提高载流子移动速率，从而可以降低填充层的电阻值。
Description
技术领域
本发明属于半导体器件及制造领域，特别是涉及一种电容器阵列结构及其制造方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在20nm一下的DRAM制程中，DRAM均采用堆栈式的电容构造，其电容器(Capacitor)是垂直的高深宽比的圆柱体形状以增加表面积，因此，必须在包括下电极层、电容介质层及上电极层的电容器空隙中填入填充层以稳固电容器结构。
由于电容器的电容介质层受到热预算(thermal budget)影响大，若填充层使用高温制程会导致电容介质层过于结晶化使其导电性增加而造成漏电流产生。又填充层要作为电容器与后段制程形成的金属导线层的连接层，降低填充层的电阻值也是非常重要的考虑因素。现有的一种方法为使用硼掺杂多晶硅作为填充层以降低填充层的电阻值。然而，为了使得填充层的电阻值降至所需数值，需要提高硼掺杂浓度，而提高硼掺杂浓度将会使其沉积速度过快而使得所述上电极填充层提早封口，使其内部形成有气泡，从而影响其性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电容器阵列结构及其制造方法，用于解决现有技术中的填充层存在的工艺温度过高而导致电容介质层过于结晶化使其导电性增加而造成漏电流产生的问题，以及使用硼掺杂多晶硅作为填充层存在的沉积速度过快使得所述上电极填充层提早封口，使其内部形成有气泡，从而影响其性能的问题。
为实现上述目的及其他相关目的，本发明提供一种电容器阵列结构的制造方法，所述电容器阵列结构的制造方法包括如下步骤：
1)提供一半导体衬底；
2)于所述半导体衬底的上表面形成交替叠置的牺牲层及支撑层；
3)于所述交替叠置的牺牲层及支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开孔，用于定义电容孔的位置及形状；
4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；
5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；
6)去除所述牺牲层，其中，所述支撑层保留在所述半导体衬底上；
7)于所述下电极层的内表面及外表面形成电容介质层，其中，所述电容介质层覆盖所述下电极层；
8)于所述电容介质层的外表面形成上电极层，其中所述上电极层覆盖所述电容介质层；及，
9)于所述上电极层的外表面形成上电极填充层，其中，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙，且所述上电极填充层的材质包含硼掺杂锗硅(B-doped SiGe)。
优选地，步骤1)中，所述半导体衬底上形成有多个在内存数组结构中的焊盘；步骤4)中，形成的所述电容孔暴露出所述焊盘；步骤2)中形成的所述支撑层包括顶层支撑层、中间支撑层及底层支撑层，所述顶层支撑层、所述中间支撑层及所述底层支撑层均位于所述牺牲层内，且上下相隔有间距。
优选地，步骤6)包括如下步骤：
6-1)于所述顶层支撑层内形成第一开口，所述第一开口暴露出所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第一部分；
6-2)依据所述第一开口，采用湿法刻蚀工艺去除所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第一部分；
6-3)于所述中间支撑层内形成第二开口，所述第二开口暴露出所述牺牲层位于所述中间支撑层与所述半导体衬底之间的第二部分；及，
6-4)依据所述第二开口，采用湿法刻蚀工艺去除所述牺牲层位于所述中间支撑层与所述半导体衬底之间的第二部分及所述底层支撑层与所述第二开口相对应部分，以在所述底层支撑层内形成第三开口。
优选地，步骤6-2)中，一个所述第一开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠；步骤6-4)中，一个所述第二开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠。
优选地，步骤9)包括如下步骤：
9-1)将步骤8)得到的结构置于低压化学气相沉积炉管内；
9-2)向所述低压化学气相沉积炉管内同时通入锗源气体、硼源气体及硅源气体进行反应，以在所述上电极层的外表面形成所述上电极填充层。
优选地，步骤9-2)中，所述锗源气体包括GeH4或Ge2H6，所述硼源气体包括BCl3或B2H6，所述硅源气体包括SiH4或Si2H6；进行反应的温度为300℃～500℃，进行反应的压力为200mT～500mT，所述硼源气体的流量占反应气体总流量的0.1％～30％。
优选地，步骤9)中，形成的所述上电极填充层的上表面相较于位于所述下电极层顶部上方的所述上电极层的上表面高出10nm～100nm，所述上电极填充层填满所述下电极层的孔中心。
优选地，步骤9)中，形成的所述上电极填充层中，所述上电极填充层的锗含量的重量百分比为40％～80％。
优选地，步骤9)之后，还包括：于所述上电极填充层上形成后段金属导线层。
优选地，形成所述后段金属导线层之前，还包括：于所述上电极填充层的上表面形成上电极连接层，所述上电极连接层用于避免所述上电极填充层与所述后段金属导线层剥离，所述上电极连接层的材质包含硼掺杂多晶硅(B-doped poly silicon)。
优选地，形成所述上电极连接层的步骤包括：
10)将步骤9)得到的结构置于低压化学气相沉积炉管内；及，
11)向所述低压化学气相沉积炉管内同时通入硼源气体及硅源气体进行反应，以在所述上电极填充层的上表面形成上电极连接层。
优选地，步骤11)中，所述硼源气体包括BCl3或B2H6，所述硅源气体包括SiH4或Si2H6；进行反应的温度为300℃～500℃，进行反应的压力为200mT～550mT；所述上电极连接层的厚度为50nm～150nm，并且所述硼源气体的流量占反应气体总流量的体积百分比0.1％～30％。
本发明还提供一种电容器阵列结构，所述电容器阵列结构设置于半导体衬底上，所述半导体衬底上形成有多个在内存数组结构中的焊盘，所述电容器阵列结构包括：
下电极层，接合于所述焊盘上，所述下电极层的截面形状为U型；
电容介质层，覆盖于所述下电极层的内表面及外表面；
上电极层，覆盖于所述电容介质层的外表面；及
上电极填充层，覆盖所述上电极层的外表面，并填满所述上电极层之间的间隙，所述上电极填充层的材质包含硼掺杂锗硅(B-doped SiGe)。
优选地，所述电容器阵列还包括顶层支撑层、中间支撑层及底层支撑层，形成于所述半导体衬底上并连接所述下电极层，所述顶层支撑层位于所述下电极层的开口外围，所述中间支撑层位于所述下电极层的中间部位，所述底层支撑层位于所述下电极层的底部外围。
优选地，所述上电极填充层的上表面相较于位于所述下电极层顶部上方的所述上电极层的上表面高出10nm～100nm，所述上电极填充层填满所述下电极层的孔中心
优选地，所述上电极填充层的锗含量的重量百分比为40％～80％。
优选地，所述上电极填充层中的载流子迁移率为多晶硅层中载流子迁移率的1.2倍～3倍。
优选地，所述电容器阵列结构还包括后段金属导线层，位于所述上电极填充层上。
优选地，所述电容器阵列结构还包括上电极连接层，形成于所述上电极填充层的上表面，所述上电极连接层位于所述上电极填充层与所述后段金属导线层之间。
优选地，所述上电极连接层的材质包含硼掺杂多晶硅(B-doped poly silicon)，所述上电极连接层的厚度为50nm～150nm。
本发明还提供一种半导体存储器件结构，所述半导体存储器件结构包括如上述任一方案中所述的电容器阵列结构。
如上所述，本发明的电容器阵列结构及其制造方法，具有以下有益效果：
本发明采用硼掺杂锗硅层作为填充层，可以降低形成工艺温度，从而降低热预算对电容介质层的影响；同时，由于所述上电极填充层中有锗，锗可以提高载流子移动速率，从而可以降低填充层的电阻值；
本发明通过在填充层的上表面设置硼掺杂多晶硅层作为填充层与后段金属导线层之间的连接层，可以有效避免填充层与金属连线层剥离的问题。
附图说明
图1显示为本发明实施例一中提供的制备电容器阵列结构的流程图。
图2显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤1)所呈现的局部截面结构示意图.
图3显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤2)所呈现的局部截面结构示意图。
图4显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤3)所呈现的局部截面结构示意图。
图5显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤4)所呈现的局部截面结构示意图。
图6显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤5)所呈现的局部截面结构示意图。
图7至图8显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤6)所呈现的结构示意图，其中，图8为步骤6)得到的结构的俯视图，图7为沿图8中AA’方向的局部截面结构示意图。
图9显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤7)所呈现的局部截面结构示意图。
图10显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤8)所呈现的局部截面结构示意图。
图11至图13显示为本发明实施例一中提供的电容器阵列结构的制造方法中步骤9)及其后其他步骤所呈现的局部截面结构示意图。
组件标号说明
21 半导体衬底
211 焊盘
22 牺牲层
231 顶层支撑层
2311 第一开口
232 中间支撑层
233 底层支撑层
24 图形化掩膜层
241 开孔
25 电容孔
26 下电极层
27 电容介质层
28 上电极层
29 上电极填充层
30 后段金属导线层
31 上电极连接层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本实施例提供提供一种电容器阵列结构的制造方法，所述电容器阵列结构的制造方法包括如下步骤：
1)提供一半导体衬底；
2)于所述半导体衬底的上表面形成交替叠置的牺牲层及支撑层；
3)于所述交替叠置的牺牲层及支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开孔，用于定义电容孔的位置及形状；
4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；
5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；
6)去除所述牺牲层，其中，所述支撑层保留在所述半导体衬底上；
7)于所述下电极层的内表面及外表面形成电容介质层，其中，所述电容介质层覆盖所述下电极层；
8)于所述电容介质层的外表面形成上电极层，其中所述上电极层覆盖所述电容介质层；及，
9)于所述上电极层的外表面形成上电极填充层，其中，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙，且所述上电极填充层的材质包含硼掺杂锗硅(B-doped SiGe)。
在步骤1)中，请参阅图1中的S1步骤及图2，提供一半导体衬底21。
作为示例，所述半导体衬底21中形成有内存数组结构、所述内存数组结构包括有多个所述焊盘211。所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述焊盘211电性连接所述内存数组结构内的晶体管源极。
作为示例，所述焊盘211可以但不仅限于呈六方阵列排布，与后续制作的电容器阵列结构的排布相对应。
所述焊盘211之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层的材料选用为SiN。
在步骤2)中，请参阅图1中的S2步骤及图3，于所述半导体衬底21的上表面形成交替叠置的牺牲层22及支撑层。
作为示例，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成所述牺牲层22及支撑层。
作为示例，所述牺牲层22与所述支撑层的材料不同，且在同一刻蚀制程中所述牺牲层22的刻蚀速率与所述支撑层的刻蚀速率不同，具体表现为同一刻蚀制程中，所述牺牲层22的刻蚀速率远远大于所述支撑层的刻蚀速率，使得当所述牺牲层22被完全去除时，所述支撑层几乎被完全保留。
优选地，本实施例中，所述牺牲层22可以为多晶硅层，所述支撑层可以为氮化硅层。
作为示例，所述支撑层包括顶层支撑层231、所述中间支撑层232及底层支撑层233，所述顶层支撑层231、所述中间支撑层232及所述底层支撑层233均位于所述牺牲层22内，且上下相隔有间距。
在步骤3)中，请参阅图1中的S3步骤及图4，于所述交替叠置的牺牲层22及支撑层的上表面形成图形化掩膜层24，所述图形化掩膜层24具有多个开孔241，用于定义电容孔的位置及形状。
作为示例，首先，在所述交替叠置的牺牲层22及支撑层的上表面形成光刻胶作为掩膜层，当然，在其他示例中也可以形成其他材料的掩膜层(譬如，氮化硅硬掩膜层等等)；然后，采用光刻工艺将所述掩膜层图形化，以得到具有所述开孔241的所述图形化掩膜层24。
作为示例，所述开口241可以沿所述图形化掩膜层24的表面呈六方阵列排布。
在步骤4)中，请参阅图1中的S4步骤及图5，依据所述图形化掩膜层24刻蚀所述支撑层及所述牺牲层22，以在所述支撑层及所述牺牲层22内形成电容孔25。
作为示例，步骤4)的具体方法为：依据所述图形化掩膜层24采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的工艺刻蚀所述支撑层及所述牺牲层22，以在所述支撑层及所述牺牲层22内形成上下贯通的所述电容孔25，所述电容孔25暴露出所述焊盘211，如图11所示；
在步骤5)中，请参阅图1中的S5步骤及图6，于所述电容孔25内形成下电极层26，所述支撑层连接所述下电极层26。
作为示例，首先，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述电容孔25的侧壁及底部，以及所述牺牲层22的上表面沉积下电极材料层，所述下电极材料层包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)；然后，再采用刻蚀工艺去除位于所述牺牲层22上表面的所述下电极材料层，保留的位于所述电容孔25的侧壁及底部的所述下电极材料层即为所述下电极层26。
在步骤6)中，请参阅图1中的S6步骤及图7至图8，去除所述牺牲层22，其中，所述支撑层保留在所述半导体衬底21上。
作为示例，步骤6)包括如下步骤：
6-1)于所述顶层支撑层231内形成第一开口2311，所述第一开口2311暴露出所述牺牲层22位于所述顶层支撑层231与所述中间支撑层232之间的第一部分；
6-2)依据所述第一开口2311，采用湿法刻蚀工艺去除所述牺牲层22位于所述顶层支撑层231与所述中间支撑层232之间的所述第一部分；
6-3)于所述中间支撑层232内形成第二开口，所述第二开口暴露出所述牺牲层22位于所述中间支撑层232与所述半导体衬底21之间的第二部分；
6-4)依据所述第二开口，采用湿法刻蚀工艺去除所述牺牲层22位于所述中间支撑层232与所述半导体衬底21之间的所述第二部分及所述底层支撑层233与所述第二开口相对应部分，以在所述底层支撑层233内形成第三开口。
作为示例，步骤6-2)与步骤6-3)之间还包括于所述顶层支撑层231的上表面沉积支撑层材料的步骤，以将所述顶层支撑层231增厚。这是由于在步骤6-2)的过程中，所述顶层支撑层231会被去除一部分，为了防止后续腐蚀过程中所述顶层支撑层231被刻穿，以及确保所述上层支撑处31具有足够的支撑强度，需要在步骤6-2)与步骤6-3)之间增设于所述上层支撑处231的上表面沉积支撑层材料的步骤。
作为示例，步骤6-1)中，一个所述第一开口2311仅与一个所述电容孔25交叠，或者一个所述第一开口2311同时与多个所述电容孔25交叠(如图8所示，图8以一个所述第一开口2311与三个所述电容孔25交叠作为示例)；步骤6-2)中，一个所述第二开口仅与一个所述电容孔25交叠，或者一个所述第一开口2311同时与多个所述电容孔25交叠。
在步骤7)中，请参阅图1中的S7步骤及图9，于所述下电极层26的内表面及外表面形成电容介质层27，其中，所述电容介质层27覆盖所述下电极层26。
作为示例，所述电容介质层27的材料可以选用为高K介质材料，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在步骤8)中，请参阅图1中的S8步骤及图10，于所述电容介质层27的外表面形成上电极层28，其中，所述上电极,28覆盖所述电容介质层27。
作为示例，所述上电极层28的材料可以包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在步骤9)中，请参阅图1中的S9步骤及图11，于所述上电极层28的外表面形成上电极填充层29，其中，所述上电极填充层29覆盖所述上电极层28并填满所述上电极层28之间的间隙，且所述上电极填充层29的材质包含硼掺杂锗硅(B-doped SiGe)。
作为示例，步骤9)包括如下步骤：
9-1)将步骤8)得到的结构置于低压化学气相沉积炉管内；
9-2)向所述低压化学气相沉积炉管内同时通入锗源气体、硼源气体及硅源气体进行反应，以在所述上电极层28的外表面形成所述上电极填充层29。
作为示例，步骤9-2)中，所述锗源气体包括GeH4或Ge2H6，所述硼源气体包括BCl3或B2H6，所述硅源气体包括SiH4或Si2H6；进行反应的温度为300℃～500℃，进行反应的压力为200mT～500mT。
作为示例，步骤9-2)中，所述硼源气体的流量占反应气体总流量的0.1％～30％。
作为示例，步骤9)中，形成的所述上电极填充层29的上表面相较于位于所述下电极层26顶部上方的所述上电极层28的上表面高出10nm～100nm，所述上电极填充层29填满所述下电极层26的孔中心。
作为示例，步骤9)中，形成的所述上电极填充层29中，所述锗含量的重量百分比为40％～80％。
本发明采用硼掺杂锗硅层作为填充层29，可以降低形成对的工艺温度，从而降低热预算对电容介质层27的影响；同时，由于所述上电极填充层29中有锗，锗可以提高载流子移动速率，从而可以降低填充层29的电阻值。
作为示例，如图12所示，步骤9)之后，还包括于所述上电极填充层29上形成后段金属导线层30的步骤，具体的，所述后段金属导线层30形成于所述上电极填充层29的上表面。
作为示例，如图13所示，于所述上电极填充层29的上表面形成所述后段金属导线层30之前，还包括于所述上电极填充层29的上表面形成上电极连接层31的步骤，所述上电极连接层31用于避免所述上电极填充层29与所述后段金属导线层30发生剥离，所述上电极连接层的材料包含硼掺杂多晶硅(B-doped poly silicon)。
作为示例，所述上电极连接层31为硼掺杂多晶硅层。
作为示例，于所述上电极填充层29的上表面上电极连接层包括如下步骤：
10)将步骤9)得到的结构置于低压化学气相沉积炉管内；及，
11)向所述低压化学气相沉积炉管内同时通入硼源气体及硅源气体进行反应，以在所述上电极填充层29的上表面形成所述上电极连接层31。
作为示例，步骤11)中，所述硼源气体包括BCl3或B2H6，所述硅源气体包括SiH4或Si2H6；进行反应的温度为300℃～500℃，进行反应的压力为200mT～550mT；所述上电极连接层31的厚度为50nm～150nm，并且，所述硼源气体的流量占反应气体总流量的体积百分比为0.1％～30％。
本发明通过在所述上电极填充层29的上表面设置硼掺杂多晶硅层作为填充层29与所述后段金属导线层30之间的连接层31，可以有效避免填充层29与金属连线层30剥离的问题。
实施例二
请结合实施例一继续参阅图13，本实施例还提供一种电容器阵列结构，所述电容器阵列结构由实施例一中所述的制造方法制造而得到，所述电容器阵列结构设置于半导体衬底21上，所述半导体衬底21上形成有多个在内存数组结构中的焊盘211，所述电容器阵列结构包括：下电极层26，所述下电极层26结合于所述焊盘211，所述下电极层26的截面形状为U型；电容介质层27，所述电容介质层27覆盖于所述下电极层26的内表面及外表面；上电极层28，所述上电极层28覆盖于所述电容介质层27的外表面；上电极填充层29，所述上电极填充层29覆盖所述上电极层28的外表面，并填满所述上电极层28之间的间隙，所述上电极填充层29的材质包含硼掺杂锗硅层(B-doped SiGe)。
作为示例，所述半导体衬底21中形成有内存数组结构、所述内存数组结构包括有多个所述焊盘211。所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述焊盘211电性连接所述内存数组结构内的晶体管源极。
作为示例，所述焊盘211可以但不仅限于呈六方阵列排布，与后续制作的电容器阵列结构的排布相对应。
所述焊盘211之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层的材料选用为SiN。
作为示例，所述下电极层26包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(TitaniumSilicide)，硅氮化钛(TiSixNy)。
作为示例，所述电容器阵列结构还包括支撑层，所述顶支撑层位于所述下电极层26的开口外围，且垂直于所述下电极层26的U形侧壁延伸方向。
作为示例，所述支撑层包括顶层支撑层231、所述中间支撑层232及底层支撑层233，所述顶层支撑层231、所述中间支撑层232及所述底层支撑层233均位于所述牺牲层22内，且上下相隔有间距。
作为示例，所述顶层支撑层231、所述中间支撑层232及所述底层支撑层233的材料均可以为氮化硅层。
作为示例，所述电容介质层27为高k介质层，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层；所述电容器阵列的厚度为1μm～1.5μm。
作为示例，所述上电极层28的材料可以包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。
作为示例，所述上电极填充层29的上表面相较于位于所述下电极层26顶部上方的所述上电极层28的上表面高出10nm～100nm，所述上电极填充层29填满所述下电极层26的孔中心。
作为示例，所述上电极填充层29中，所述锗含量的重量百分比为40％～80％。
作为示例，所述上电极填充层29中的载流子迁移率为多晶硅层中载流子迁移率的1.2倍～3倍。
作为示例，所述电容器阵列结构还包括后段金属导线层30，所述后段金属导线层30位于所述上电极填充层29上。
作为示例，所述电容器阵列结构还包括上电极连接层31，所述上电极连接层31形成于所述上电极填充层29的上表面，且所述上电极连接处31位于所述上电极填充层29与所述后段金属导线层30之间。
作为示例，所述上电极连接层31的材质包含硼掺杂多晶硅层(B-doped polysilicon)，所述上电极连接层31的厚度为50nm～150nm。
实施例三
本实施例还提供一种半导体存储器件结构，所述半导体存储器件结构包括如实施例二中所述的电容器阵列结构，所述电容器阵列结构的具体结构请参阅实施例二，此处不再累述。
作为示例，所述半导体存储器件结构可以为但不仅限于动态随机存储器(DRAM)。
综上所述，本发明的电容器阵列结构及其制造方法，所述电容器阵列结构的制造方法包括如下步骤：1)提供一半导体衬底；2)于所述半导体衬底的上表面形成交替叠置的牺牲层及支撑层；3)于所述交替叠置的牺牲层及支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开孔，用于定义电容孔的位置及形状；4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；6)去除所述牺牲层，其中，所述支撑层保留在所述半导体衬底上；7)于所述下电极层的内表面及外表面形成电容介质层，其中，所述电容介质层覆盖所述下电极层；8)于所述电容介质层的外表面形成上电极层，其中所述上电极层覆盖所述电容介质层；及，9)于所述上电极层的外表面形成上电极填充层，其中，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙，且所述上电极填充层的材质包含硼掺杂锗硅(B-doped SiGe)。本发明采用硼掺杂锗硅层作为填充层，可以降低形成工艺温度，从而降低热预算对电容介质层的影响；同时，由于所述上电极填充层中有锗，锗可以提高载流子移动速率，从而可以降低填充层的电阻值；本发明通过在填充层的上表面设置硼掺杂多晶硅层作为填充层与后段金属导线层之间的连接层，可以有效避免填充层与金属连线层剥离的问题。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种电容器阵列结构的制造方法，其特征在于，所述电容器阵列结构的制造方法包括如下步骤：
1)提供一半导体衬底；
2)于所述半导体衬底的上表面形成交替叠置的牺牲层及支撑层；
3)于所述交替叠置的牺牲层及支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开孔，用于定义电容孔的位置及形状；
4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成电容孔；
5)于所述电容孔内形成下电极层，所述支撑层连接所述下电极层；
6)去除所述牺牲层，其中，所述支撑层保留在所述半导体衬底上；
7)于所述下电极层的内表面及外表面形成电容介质层，其中，所述电容介质层覆盖所述下电极层；
8)于所述电容介质层的外表面形成上电极层，其中所述上电极层覆盖所述电容介质层；及，
9)于所述上电极层的外表面形成上电极填充层，其中，所述上电极填充层覆盖所述上电极层并填满所述上电极层之间的间隙，且所述上电极填充层的材质包含硼掺杂锗硅(Bdoped SiGe)；所述上电极填充层的锗含量的重量百分比为40％～80％，所述上电极填充层中的载流子迁移率为多晶硅层中载流子迁移率的1.2倍～3倍，实现通过降低硼掺杂浓度来降低所述上电极填充层的沉积速度，避免所述上电极填充层提早封口形成气泡。
2.根据权利要求1所述的电容器阵列结构的制造方法，其特征在于：步骤1)中，所述半导体衬底上形成有多个在内存数组结构中的焊盘；步骤4)中，形成的所述电容孔暴露出所述焊盘；步骤2)中形成的所述支撑层包括顶层支撑层、中间支撑层及底层支撑层，所述顶层支撑层、所述中间支撑层及所述底层支撑层均位于所述牺牲层内，且上下相隔有间距。
3.根据权利要求2所述的电容器阵列结构的制造方法，其特征在于：步骤6)包括如下步骤：
6-1)于所述顶层支撑层内形成第一开口，所述第一开口暴露出所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第一部分；
6-2)依据所述第一开口，采用湿法刻蚀工艺去除所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第一部分；
6-3)于所述中间支撑层内形成第二开口，所述第二开口暴露出所述牺牲层位于所述中间支撑层与所述半导体衬底之间的第二部分；及，
6-4)依据所述第二开口，采用湿法刻蚀工艺去除所述牺牲层位于所述中间支撑层与所述半导体衬底之间的第二部分及所述底层支撑层与所述第二开口相对应部分，以在所述底层支撑层内形成第三开口。
4.根据权利要求3所述的电容器阵列结构的制造方法，其特征在于：步骤6-2)中，一个所述第一开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠；步骤6-4)中，一个所述第二开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠。
5.根据权利要求1所述的电容器阵列结构的制造方法，其特征在于：步骤9)包括如下步骤：
9-1)将步骤8)得到的结构置于低压化学气相沉积炉管内；
9-2)向所述低压化学气相沉积炉管内同时通入锗源气体、硼源气体及硅源气体进行反应，以在所述上电极层的外表面形成所述上电极填充层。
6.根据权利要求5所述的电容器阵列结构的制造方法，其特征在于：步骤9-2)中，所述锗源气体包括GeH4或Ge2H6，所述硼源气体包括BCl3或B2H6，所述硅源气体包括SiH4或Si2H6；进行反应的温度为300℃～500℃，进行反应的压力为200mT～500mT，所述硼源气体的流量占反应气体总流量的0.1％～30％。
7.根据权利要求1所述的电容器阵列结构的制造方法，其特征在于：步骤9)中，形成的所述上电极填充层的上表面相较于位于所述下电极层顶部上方的所述上电极层的上表面高出10nm～100nm，所述上电极填充层填满所述下电极层的孔中心。
8.根据权利要求1至7中任一项所述的电容器阵列结构的制造方法，其特征在于：步骤9)之后，还包括：于所述上电极填充层上形成后段金属导线层。
9.根据权利要求8所述的电容器阵列结构的制造方法，其特征在于：形成所述后段金属导线层之前，还包括：于所述上电极填充层的上表面形成上电极连接层，所述上电极连接层用于避免所述上电极填充层与所述后段金属导线层剥离，所述上电极连接层的材质包含硼掺杂多晶硅(B-doped poly silicon)。
10.根据权利要求9所述的电容器阵列结构的制造方法，其特征在于：形成所述上电极连接层的步骤包括：
10)将步骤9)得到的结构置于低压化学气相沉积炉管内；及，
11)向所述低压化学气相沉积炉管内同时通入硼源气体及硅源气体进行反应，以在所述上电极填充层的上表面形成上电极连接层。
11.根据权利要求10所述的电容器阵列结构的制造方法，其特征在于：步骤11)中，所述硼源气体包括BCl3或B2H6，所述硅源气体包括SiH4或Si2H6；进行反应的温度为300℃～500℃，进行反应的压力为200mT～550mT；所述上电极连接层的厚度为50nm～150nm，并且所述硼源气体的流量占反应气体总流量的体积百分比0.1％～30％。
12.一种电容器阵列结构，其特征在于，所述电容器阵列结构设置于半导体衬底上，所述半导体衬底上形成有多个在内存数组结构中的焊盘，所述电容器阵列结构包括：
下电极层，接合于所述焊盘上，所述下电极层的截面形状为U型；
电容介质层，覆盖于所述下电极层的内表面及外表面；
上电极层，覆盖于所述电容介质层的外表面；及
上电极填充层，覆盖所述上电极层的外表面，并填满所述上电极层之间的间隙，所述上电极填充层的材质包含硼掺杂锗硅(B-doped SiGe)；所述上电极填充层的锗含量的重量百分比为40％～80％，所述上电极填充层中的载流子迁移率为多晶硅层中载流子迁移率的1.2倍～3倍，实现通过降低硼掺杂浓度来降低所述上电极填充层的沉积速度，避免所述上电极填充层提早封口形成气泡。
13.根据权利要求12所述的电容器阵列结构，其特征在于：所述电容器阵列还包括顶层支撑层、中间支撑层及底层支撑层，形成于所述半导体衬底上并连接所述下电极层，所述顶层支撑层位于所述下电极层的开口外围，所述中间支撑层位于所述下电极层的中间部位，所述底层支撑层位于所述下电极层的底部外围。
14.根据权利要求12所述的电容器阵列结构，其特征在于：所述上电极填充层的上表面相较于位于所述下电极层顶部上方的所述上电极层的上表面高出10nm～100nm，所述上电极填充层填满所述下电极层的孔中心。
15.根据权利要求12至14中任一项所述的电容器阵列结构，其特征在于：还包括后段金属导线层，位于所述上电极填充层上。
16.根据权利要求15所述的电容器阵列结构，其特征在于：所述电容器阵列结构还包括上电极连接层，形成于所述上电极填充层的上表面，所述上电极连接层位于所述上电极填充层与所述后段金属导线层之间。
17.根据权利要求16所述的电容器阵列结构，其特征在于：所述上电极连接层的材质包含硼掺杂多晶硅(B-doped poly silicon)，所述上电极连接层的厚度为50nm～150nm。
18.一种半导体存储器件结构，其特征在于，所述半导体存储器件结构包括如权利要求12所述的电容器阵列结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711085057.6A CN107910327B (zh) | 2017-11-07 | 2017-11-07 | 电容器阵列结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711085057.6A CN107910327B (zh) | 2017-11-07 | 2017-11-07 | 电容器阵列结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107910327A CN107910327A (zh) | 2018-04-13 |
| CN107910327B true CN107910327B (zh) | 2024-05-14 |
Family
ID=61843790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711085057.6A Active CN107910327B (zh) | 2017-11-07 | 2017-11-07 | 电容器阵列结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107910327B (zh) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108155152B (zh) * | 2017-12-19 | 2019-09-06 | 长鑫存储技术有限公司 | 导体结构、电容器阵列结构及制备方法 |
| CN107968044B (zh) * | 2017-12-19 | 2024-02-09 | 长鑫存储技术有限公司 | 电容器阵列结构、半导体存储器及制备方法 |
| CN108538835B (zh) * | 2018-05-16 | 2024-02-06 | 长鑫存储技术有限公司 | 电容器阵列结构及其制备方法 |
| CN108511424A (zh) * | 2018-05-30 | 2018-09-07 | 睿力集成电路有限公司 | 集成电路电容器及其制造方法、半导体器件 |
| CN108717936A (zh) * | 2018-06-27 | 2018-10-30 | 长鑫存储技术有限公司 | 双面电容器结构及其制备方法 |
| CN109003974B (zh) * | 2018-08-08 | 2023-09-29 | 长鑫存储技术有限公司 | 电容介质结构、电容器阵列结构及制备方法 |
| CN111025845B (zh) * | 2018-10-09 | 2024-03-29 | 长鑫存储技术有限公司 | 掩膜板和电容器阵列、半导体器件及其制备方法 |
| CN112185939B (zh) * | 2019-07-03 | 2022-03-22 | 长鑫存储技术有限公司 | 电容组件及其制作方法、存储器 |
| CN112563206B (zh) * | 2019-09-25 | 2022-06-07 | 长鑫存储技术有限公司 | 存储器电容的制作方法 |
| CN112951996B (zh) * | 2019-12-11 | 2023-11-17 | 华邦电子股份有限公司 | 电容器及其制造方法 |
| KR102680043B1 (ko) * | 2020-03-02 | 2024-07-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN113517288B (zh) | 2020-04-10 | 2024-03-29 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN111900150B (zh) * | 2020-06-29 | 2022-06-03 | 中国科学院微电子研究所 | 电容及其制备方法、应用 |
| CN114068421B (zh) * | 2020-08-05 | 2022-09-23 | 长鑫存储技术有限公司 | 电容器的制作方法及电容器阵列结构、半导体存储器 |
| CN114284216B (zh) | 2020-09-28 | 2024-09-13 | 长鑫存储技术有限公司 | 电容器阵列结构及其制造方法与半导体存储器件 |
| CN112908936B (zh) * | 2021-01-27 | 2023-04-07 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| US11869931B2 (en) | 2021-01-27 | 2024-01-09 | Changxin Memory Technologies, Inc. | Semiconductor structure and method of forming the same |
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| CN107910327A (zh) | 2018-04-13 |
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