CN105720090A - 改进的晶体管沟道 - Google Patents
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Abstract
一种晶体管器件包括具有第一区和第二区的衬底；具有位于第一区上方的第一部分和位于第二区上方的第二部分的第一半导体材料的第一半导体层，第一部分与第二部分分隔开；位于第一半导体层的第二部分上方的第二半导体材料的第二半导体层；第一导电类型的第一晶体管，第一晶体管设置在第一区内并且具有形成在第一半导体层中的第一组源极/漏极区；以及第二导电类型的第二晶体管，第二晶体管设置在第二区内并且具有形成在第二半导体层中的第二组源极/漏极区。第二导电类型不同于第一导电类型，并且第二半导体材料不同于第一半导体材料。本发明的实施例还涉及改进的晶体管沟道。
Description
技术领域
本发明涉及集成电路器件，更具体地，涉及改进的晶体管沟道。
背景技术
在过去的几十年间，半导体集成电路(IC)工业已经经历了快速增长。半导体材料和设计中的技术进步已经产生了越来越小和越来越复杂的电路。随着与处理和制造相关的技术也已经经历了技术进步，这些材料和设计进步已经变得可能。由于最小组件的尺寸减小，已经出现了许多挑战。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管。虽然现有的器件和制造器件的方法通常已经能够满足它们的预期目的，但是它们不是在所有方面都已经完全令人满意。例如，在包括具有FinFET的半导体器件的发展中，有效栅极长度的限制出现了挑战。期望在这个领域具有改进。
发明内容
为了解决现有技术中存在的问题，本发明的实施例提供了一种晶体管器件，包括：衬底，具有第一区和第二区；第一半导体材料的第一半导体层，具有位于所述第一区上方的第一部分和位于所述第二区上方的第二部分，所述第一部分与所述第二部分分隔开；第二半导体材料的第二半导体层，位于所述第一半导体层的所述第二部分上方；第一导电类型的第一晶体管，所述第一晶体管设置在所述第一区内并且具有形成在所述第一半导体层中的第一组源极/漏极区；以及第二导电类型的第二晶体管，所述第二晶体管设置在所述第二区内并且具有形成在所述第二半导体层中的第二组源极/漏极区；其中，所述第二导电类型不同于所述第一导电类型，并且所述第二半导体材料不同于所述第一半导体材料。
根据本发明的另一实施例，提供了一种晶体管器件，包括：栅极器件；源极区，具有指向所述栅极器件下方的沟道的顶点；以及漏极区，具有指向所述沟道的顶点；其中，所述源极区的顶点处的尖端和所述漏极区的顶点处的尖端均包括超晶格结构。
根据本发明的又一实施例，提供了一种用于制造半导体器件的方法，所述方法包括：提供包括衬底和第一半导体材料层的第一晶圆；将所述第一晶圆接合至第二晶圆，所述第二晶圆包括牺牲层和第二半导体材料层；去除所述牺牲层；图案化接合的晶圆以产生第一结构和第二结构；从所述第一结构去除第二半导体材料；在所述第一结构的第一半导体材料中形成第一类型的晶体管；以及在所述第二结构的所述第二半导体材料中形成第二类型的晶体管。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本文中描述的原理的一个实例的示出用于制造半导体器件的示例性方法的流程图。
图2至图6示出了根据本文中描述的原理的一个实例的处于图1的方法中描述的各制造阶段的示例性半导体器件的截面图。
图7A至图7H是根据本文中描述的原理的一个实例的示出用于形成晶体管器件的嵌入式沟道的示例性工艺的图。
图8是根据本文中描述的原理的一个实例的示出具有较高掺杂剂浓度的示例性尖端的图。
图9是根据本文中描述的原理的一个实例的示出具有超晶格结构的示例性尖端的图。
图10是根据本文中描述的原理的一个实例的示出用于形成具有改进的沟道的晶体管的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
可以从本申请的一个或多个实施例受益的半导体器件的实例是半导体器件。例如，半导体器件可以是包括P型金属氧化物半导体(PMOS)器件和N型金属氧化物半导体(NMOS)器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以半导体器件实例来说明本申请的各个实施例。然而，应该理解，除非特别声明，否则本申请不应限于特定类型的器件。
图1是根据本发明的各方面的制造一个或多个半导体器件的方法100的一个实例的流程图。举例来说，下面参照图2至图6中示出的半导体器件200详细地讨论方法100。
参照图1和图2，方法100开始于步骤102，提供衬底210。衬底210可以是块状硅衬底。可选地，衬底210可以包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底210也包括绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。
取决于本领域已知的设计需求，衬底210可以包括多个掺杂区。掺杂区可以掺杂有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；或它们的组合。可以以P阱结构、N阱结构、双阱结构或使用凸起的结构在衬底210上直接形成掺杂区。衬底210还可以包括多个有源区，诸如配置为用于N型金属氧化物半导体晶体管器件的区域和配置为用于P型金属氧化物半导体晶体管器件的区域。
对于FinFET，衬底210可以包括由包括各种沉积、光刻和/或蚀刻工艺的任何合适的工艺形成的多个鳍。例如，通过图案化和蚀刻衬底210形成鳍。
衬底210可以包括隔离区212以隔离衬底210的有源区。可以使用诸如浅沟槽隔离(STI)的传统的隔离技术形成隔离区212以限定并且电隔离各个区域。隔离区212包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。通过任何合适的工艺形成隔离区212。作为一个实例，STI的形成包括光刻工艺、蚀刻工艺以在衬底中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)以及沉积以用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。如在本实施例中，可以部分地填充沟槽，其中，保留在沟槽之间的衬底形成鳍结构。在一些实例中，填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。
再次参照图1和图2，方法100进行至步骤104，在衬底210上方形成第一栅极堆叠件220，第一栅极堆叠件220包裹在FinFET中的鳍的部分上方，并且沿着第一栅极堆叠件220的侧壁形成栅极间隔件225。第一栅极堆叠件220可以包括介电层和栅电极层。可以通过包括沉积、光刻图案化和蚀刻工艺的工序形成第一栅极堆叠件220。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺。光刻图案化工艺可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法。
在本实施例中，第一栅极堆叠件220是伪栅极堆叠件并且之后由第二栅极堆叠件代替。伪栅极堆叠件220可以包括介电层和多晶硅层。
栅极间隔件225包括诸如氧化硅的介电材料。可选地，栅极间隔件225可以包括氮化硅、碳化硅、氮氧化硅或它们的组合。可以通过在第一栅极堆叠件220上方沉积介电材料以及然后各向异性地回蚀刻该介电材料来形成栅极间隔件225。
参照图1和图3，方法100进行至步骤106，去除位于第一栅极堆叠件220两侧的衬底210的部分(包括鳍的部分)以形成凹槽230A和230B(共同地称为凹槽230)。在示出的实施例中，在场效应晶体管205的源极区和漏极区中形成凹槽230，从而使得第一栅极堆叠件220设置于凹槽230之间。它们称为源极凹槽230A和漏极凹槽230B。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。凹进工艺也可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其他合适的溶液。干蚀刻工艺可以采用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体、和/或它们的组合。蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性和期望的蚀刻轮廓。
控制蚀刻工艺以实现凹槽230A和230B的期望的轮廓。如图3所示，在本实施例中，凹槽230A和230B的轮廓形成为分别具有指向第一栅极堆叠件220的小平面的至少一个顶点232A和232B。作为实例，由具有(111)晶体取向的两个Si小平面形成顶点232A。第一距离d1定义为两个最近的源极和漏极顶点232A和232B之间的距离。在本实施例中，具有侧壁间隔件225的栅极220具有大于30nm的宽度，并且第一距离d1等于或小于40nm。虽然示出为图中的点，但是在一些实施例中，源极和漏极顶点232A和232B可以是圆形的并且具有等于或小于10nm的宽度。作为实例，可以通过凹槽蚀刻后热退火(工艺温度和压力分别为>700℃和<100托)实现圆形的顶点。
参照图1和图4，方法100进行至步骤108，在凹槽230A和230B中分别形成外延结构240A和240B(共同地称为外延结构240)。在本实施例中，外延结构240包括源极/漏极结构。通过在凹槽230中外延生长半导体材料242形成源极/漏极外延结构240。结果，源极/漏极外延结构240的至少部分具有与凹槽230相同的轮廓。
半导体材料242包括单元素半导体材料，诸如锗(Ge)或硅(Si)；或化合物半导体材料，诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)；或半导体合金，诸如硅锗(SiGe)、磷砷化镓(GaAsP)。在一个实施例中，半导体材料242与衬底210的材料不同。源极/漏极外延结构240具有合适的晶体取向(例如，(100)、(110)、(111)或(311)晶体取向)。在期望是NFET器件的实例中，源极/漏极外延结构240可以包括外延生长的硅(外延Si或Si:C)242。在期望是PFET器件的另一实例中，源极/漏极外延结构240可以包括外延生长的硅锗(SiGe)242。Si:C和SiGe可以通过S/D顶点向沟道提供拉伸应变和压缩应变。可以通过一个或多个外延或外延的(epi)工艺形成源极/漏极外延结构240。外延工艺可以包括CVD沉积技术(例如，选择性外延生长(SEG)、汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。
可以在外延工艺期间原位掺杂或不掺杂源极/漏极外延结构240。例如，外延生长的SiGe源极/漏极部件240可以掺杂有硼；而外延生长的Si外延源极/漏极部件可以掺杂有碳、磷或它们两者。如果未原位掺杂源极/漏极外延结构240，则实施第二注入工艺(例如，结注入工艺)以掺杂源极/漏极外延结构240。可以实施一个或多个退火工艺以活化外延结构中的源极/漏极掺杂剂。退火工艺可以包括快速热退火(RTA)和/或激光退火工艺。
参照图1和图5A，方法100进行至步骤110，去除第一栅极堆叠件220并且进一步蚀刻衬底210(包括鳍)以形成栅极沟槽250。蚀刻工艺可以包括选择性湿蚀刻或选择性干蚀刻，从而相对于栅极间隔件225具有足够的蚀刻选择性。该蚀刻工艺在许多方面可以类似于以上结合图3讨论的蚀刻工艺。在本实施例中，栅极沟槽250形成为带有具有至少一个栅极顶点255的轮廓。在一个实施例中，由Si衬底210的两个(111)小平面在栅极沟槽250的底部处形成栅极顶点255。在本实施例中，栅极顶点255和连接源极和漏极顶点232A和232B的水平线A-A之间的第二垂直距离d2等于或小于30nm。虽然示出为图中的点，但是在一些实施例中，栅极顶点255可以是圆形的并且具有等于或小于10nm的宽度。作为实例，可以通过凹槽蚀刻后热退火(在较低压力(<100托)下且温度>700℃)实现圆形的顶点。
如图5B所示，在另一实施例中，在形成栅极沟槽250之后，实施离子注入以掺杂衬底210中的目标区256，目标区256位于栅极顶点255、源极顶点232A和漏极顶点232B之间。
参照图1和图6，方法进行至步骤112，在栅极沟槽250中形成第二栅极堆叠件260。第二栅极堆叠件260可以包括介电层262和栅电极层264。应该理解，栅极堆叠件可以包括诸如界面层、覆盖层、扩散/阻挡层、介电层、导电层、其他合适的层和/或它们的组合的额外的层。例如，电介质262可以包括界面层(IL)和栅极介电层。示例性IL包括氧化硅(例如，热氧化物或化学氧化物)和/或氮氧化硅(SiON)。栅极介电层可以包括诸如氧化硅、氮化硅、氮氧化硅、高k介电材料、其他合适的介电材料和/或它们的组合的介电材料。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。
栅电极层264包括诸如多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的任何合适的材料。
可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、或其他合适的方法和/或它们的组合沉积栅极介电层262和栅电极层264。
在衬底210上方(包括在源极/漏极外延结构240和第二栅极堆叠件260上方)沉积介电层270。介电层270包括氧化硅、氮化硅、碳化硅、氮氧化物或其他合适的材料。通过诸如CVD、ALD、PVD、热氧化或它们的组合的合适的技术沉积介电层270。此外，实施CMP工艺以平坦化第二栅极堆叠件260和介电层270的顶面。
可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外实施例，可以代替、消除或重排描述的一些步骤。IC器件200可以包括可以通过随后的处理形成的额外的部件。例如，可以在衬底上方形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，接触件/通孔/线和多层互连部件配置为连接IC器件200的各个部件或结构。例如，多层互连包括诸如传统的通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。
基于以上所述，本发明提出了半导体器件和制造。半导体器件对于每个栅极堆叠件、源极结构和漏极结构均采用顶点结构。栅极、源极和漏极的顶点形成为彼此分隔开非常小的距离。半导体器件也可选地具有位于栅极堆叠件、源极和漏极的顶点之间的掺杂区。因此半导体器件可以用作隧穿器件或单电子晶体管(SET)并且展示出小栅极长度、低Vt、低功耗的进步。
图7A至图7H是示出用于形成晶体管器件的嵌入式沟道的示例性工艺的图。图7A示出了第一晶圆700，第一晶圆700包括具有形成在其上的第一半导体材料层704的半导体衬底702。例如，半导体衬底702可以是绝缘体上硅(SOI)衬底。这样的衬底可以包括半导体层、诸如氧化物层的绝缘层以及另一半导体层。
第一半导体材料层704是可以设计为用于NMOS晶体管的半导体材料。因此，半导体类型可以具有N型导电性。第一半导体材料层704选择为使得沟道区能够被适当地应变以增强相应的迁移率，诸如本实例中的NMOS晶体管的沟道区中的拉伸应变。在一个实例中，第一半导体材料层704可以由硅锗(SiGe)制成。可以在半导体衬底702上外延生长第一半导体材料层704。在一个实例中，可以使用低压化学汽相沉积(LPCVD)工艺形成第一半导体材料层704。这种工艺可以在约800摄氏度至1100摄氏度的范围内的温度下进行。该工艺可以在约1托至600托的范围内的压力下进行。
图7B是示出将最终接合至第一晶圆700的第二晶圆701的图。第二晶圆701包括牺牲衬底706和第二半导体材料层708。如此称呼牺牲衬底706是因为其最终将被去除，如将在下面描述的。例如，牺牲衬底706可以由磷化铟(InP)制成。
第二半导体材料层708可以设计为用于PMOS晶体管器件。因此，第二半导体材料层可以具有P型导电性。第二半导体材料层708选择为使得形成在其中的沟道区能够被适当地应变以增强相应的迁移率，诸如本实例中的PMOS晶体管的沟道区中的压缩应变。例如，第二半导体材料层708可以由砷化铟镓(InGaAs)制成。可以通过外延工艺形成第二半导体材料层708。可以使用金属有机化学汽相沉积(MOCVD)工艺形成第二半导体材料层708。这种工艺可以在约500摄氏度至700摄氏度的范围内的温度下进行。这种工艺可以在约75托的压力下进行。
图7C是示出在接合第一晶圆700和第二晶圆701之后的组合晶圆703的图。通过接合层710实施接合，从而将第二半导体材料层708接合至第一半导体材料层704。在进行接合之前，取决于用于第二半导体材料层708的材料的类型，可以对第二半导体材料层708施加表面钝化工艺。此外，取决于用于第一半导体材料层704的材料的类型，可以对第一半导体材料层704实施等离子体氧化后(plasmapostoxidationprocess)工艺。在进行接合工艺之前施加的接合层710可以由氧化铝(Al2O3)制成。可以通过原子层沉积(ALD)将接合层710施加至晶圆700、701。
图7D是示出牺牲衬底706的去除的图。在完成接合工艺之后去除牺牲衬底706。可以使用湿蚀刻工艺去除牺牲衬底706。例如，氢氯酸可以用于去除牺牲衬底706。
图7E是示出组合晶圆703的图案化以在第一区705中形成第一结构以及在第二区707中形成第二结构的图。通过随后的工艺，第一区705中的第一结构将变成第一晶体管器件，并且第二区707中的第二结构将变成第二晶体管器件。具体地，第一结构将变成NMOS器件，并且第二结构将变成PMOS器件。可以使用各种光刻技术图案化组合晶圆703。例如，光刻胶可以用于形成期望的图案。然后，诸如干蚀刻工艺的各向异性蚀刻工艺可以用于去除根据图案暴露的组合晶圆的部分。用于这样的蚀刻工艺的蚀刻气体可以是氯气和氮气的混合物或者氯气和氩气的混合物。用于该蚀刻工艺的偏置功率可以低于25瓦。
图7F是示出从第一区705中的第一结构去除第二半导体材料层708和接合层710的图。因此，暴露了第一区705中的第一半导体材料层704。第二半导体材料层708的去除可以涉及多种光刻技术。例如，光刻胶可以用于覆盖第二区707和预期不使第二半导体材料层708被去除的晶圆的其他部件。然后，湿蚀刻工艺可以用于去除第二半导体材料层708的暴露部分。湿蚀刻工艺可以包括诸如HCl或H3PO4的多种湿蚀刻溶液中的一种。
图7G是示出栅极结构712、716的形成的图。具体地，在第一区705中形成第一栅极712，并且在第二区707中形成第二栅极716。可以通过各种制造技术形成栅极结构712、716。在一个实例中，可以以类似于以上结合图2至图6描述的栅极器件的方式形成栅极结构712、716。具体地，在一些实例中，栅极结构712、716可以包括如上所述的栅极顶点。
图7H是示出源极/漏极区714、718的形成的图。具体地，在第一区705中的第一半导体材料层704内形成源极/漏极区714，并且在第二区707中的第二半导体材料层708中形成源极/漏极区718。通过去除下面的半导体材料的部分以及然后在去除的部分内沉积源极/漏极材料来形成源极/漏极区714、718。
可以通过去除第一半导体材料层704的部分以在栅极712的两侧上形成凹槽来形成源极/漏极区714。可以通过使用诸如干蚀刻工艺的各向异性蚀刻工艺、诸如TMAH湿蚀刻的湿蚀刻工艺或它们的组合去除材料。去除工艺可以是多步工艺以获得期望的轮廓。在去除工艺之后，将存在形成为这样的形状的凹槽：尖端将面向栅极712下方的沟道区。然后可以用源极/漏极材料填充这些凹槽。源极/漏极材料可以是掺杂有诸如硼的用于NMOS器件的掺杂剂的硅锗。可以通过LPCVD工艺形成源极/漏极区714，LPCVD工艺利用硅锗基前体气体以及包含诸如B2H6的期望类型的掺杂剂的气体。LPCVD工艺可以在约300摄氏度至800摄氏度的范围内的温度以及在约1托至500托的范围内的压力下进行。
可以通过去除第二半导体材料层708的部分以在栅极716的两侧上形成凹槽来形成源极/漏极区718。可以通过使用多步湿蚀刻工艺去除材料，多步湿蚀刻工艺使用诸如H3PO4、H2O2和HCl或它们的组合的各种湿蚀刻剂。在去除工艺之后，将存在形成为这样的形状的凹槽：尖端将面向栅极716下方的沟道区。然后可以用源极/漏极材料填充这些凹槽。源极/漏极材料可以是掺杂有诸如磷的用于PMOS器件的掺杂剂的硅锗。可以通过LPCVD工艺形成源极/漏极区718，LPCVD工艺利用硅锗基前体气体以及包含诸如PH3的期望类型的掺杂剂的气体。LPCVD工艺可以在约300摄氏度至800摄氏度的范围内的温度以及在约1托至500托的范围内的压力下进行。
图7H示出了NMOS器件705和PMOS器件707形成为彼此邻近的结构。PMOS器件707与NMOS器件705位于不同层级上。具体地，相对于衬底702，PMOS器件707位于比NMOS器件705更高的层级上。应该理解，图7H的部件不必包括可以为集成电路内的晶体管的部分的所有部件。例如，额外的介电层、金属接触件和其他部件为晶体管器件的部分。
本文中描述的原理的使用提供了多种优势。例如，使用用于NMOS和PMOS器件的特定类型的沟道材料可以提供更高效的晶体管。具体地，特定类型的材料可以降低隧穿势垒并且因此降低电压阈值。由这样的晶体管制成的集成电路可以在运行期间消耗较少的功率。
例如，对于NMOS晶体管，使用硅锗沟道和由掺杂的硅锗制成的源极/漏极区，在沟道和源极/漏极区之间存在较小的晶格失配。这在源极/漏极区内导致较少的位错。类似地，对于PMOS晶体管，将砷化铟镓用作沟道材料并且使用用于源极/漏极区的掺杂的硅锗，也存在较小的晶格失配。
图8是示出具有比源极/漏极区的剩余部分802更高的掺杂剂浓度的示例性尖端804的图800。如上所述，源极/漏极区具有指向沟道的顶点。例如，在NMOS器件具有掺杂有硼的源极/漏极区的情况下，在器件的尖端804处存在较高的硼的浓度。可以在形成源极/漏极区的剩余部分802之前形成具有较高的掺杂剂浓度的尖端804。具体地，在去除半导体材料的部分之后并且在凹槽内沉积源极/漏极材料之前，可以在凹槽内的适当的位置处形成较高浓度的尖端804。在一个实例中，较高的掺杂剂浓度的尖端804的厚度806为约5纳米。
图9是示出具有超晶格结构的示例性尖端904的图900。源极/漏极区的剩余部分902可以是平常的源极/漏极材料。超晶格结构在两种类型的半导体材料之间交替。具体地，超晶格结构在第一类型的材料906和第二类型的材料908之间交替。例如，在NMOS器件的情况下，第一材料906可以是掺杂有硼的硅锗，并且第二材料908可以是掺杂有硼的硅。在PMOS器件的情况下，第一材料906可以是掺杂有磷的硅锗，并且第二材料908可以是掺杂有磷的硅。在一些情况下，两种不同的材料906、908均可以是掺杂的硅锗，但是具有两个不同的锗浓度。材料的每个部分的厚度910、912可以为约3纳米。
使用以上关于源极/漏极区的尖端的技术，电流可以更有效地直接穿过沟道。这允许进一步减小隧穿电压，从而允许晶体管以较小的功率运行。
图10是示出用于形成具有改进的沟道的晶体管的示例性方法的流程图。根据本实例，方法1000可以用于形成图7H中示出的结构。方法1000包括提供第一晶圆的步骤1002，第一晶圆包括半导体层和第一半导体材料层。半导体层可以是绝缘体上硅衬底。第一半导体材料层可以是旨在用于NMOS器件的材料。
方法1000还包括将第一晶圆接合至第二晶圆的步骤1004，第二晶圆包括牺牲层和第二半导体材料层。第二半导体材料层可以是旨在用于PMOS器件的材料。该方法还包括去除牺牲层的步骤1006。这在已经接合晶圆之后完成。
方法1000还包括图案化接合的衬底以在第一区中产生第一结构以及在第二区中产生第二结构的步骤1008。第一结构用于形成NMOS器件，并且第二结构用于形成PMOS器件。方法1000还包括从第一部件去除第二半导体材料的步骤1010。这暴露第一半导体材料。
方法1000还包括在第一区中的第一半导体材料中形成第一类型的晶体管的步骤1012。这涉及形成栅极器件以及邻近栅极器件的源极/漏极区。源极/漏极区可以形成为使得它们具有指向栅极下方的沟道区的顶点。晶体管器件可以具有如图2至图9所述的部件。
方法1000还包括在第二区中的第二半导体材料中形成第二类型的晶体管的步骤1014。这涉及形成栅极器件以及邻近栅极器件的源极/漏极区。源极/漏极区可以形成为使得它们具有指向栅极下方的沟道区的顶点。
根据一个实例，一种晶体管器件包括具有第一区和第二区的衬底、具有位于第一区上方的第一部分和位于第二区上方的第二部分的第一半导体材料的第一半导体层，第一部分与第二部分分隔开。该器件还包括位于第一半导体层的第二部分上方的第二半导体材料的第二半导体层；第一导电类型的第一晶体管，第一晶体管设置在第一区内并且具有形成在第一半导体层中的第一组源极/漏极区；以及第二导电类型的第二晶体管，第二晶体管设置在第二区内并且具有形成在第二半导体层中的第二组源极/漏极区。第二导电类型不同于第一导电类型，并且第二半导体材料不同于第一半导体材料。
在上述器件中，其中，所述第一半导体材料包括硅锗(SiGe)，并且所述第二半导体材料包括砷化铟镓(InGaAs)。
在上述器件中，其中，所述器件还包括：接合层，位于所述第二区上方的所述第一半导体层和所述第二半导体层之间。
在上述器件中，其中，所述器件还包括：接合层，位于所述第二区上方的所述第一半导体层和所述第二半导体层之间，其中，所述接合层包括氧化物材料。
在上述器件中，其中，所述第一组源极/漏极区和所述第二组源极/漏极区是外延生长的。
在上述器件中，其中，所述第一组源极/漏极区包括掺杂有硼的硅锗。
在上述器件中，其中，所述第二组源极/漏极区包括掺杂有磷的硅锗。
在上述器件中，其中，所述第一组源极/漏极区和所述第二组源极/漏极区包括指向相应的晶体管内的沟道的顶点。
在上述器件中，其中，所述第一组源极/漏极区和所述第二组源极/漏极区包括指向相应的晶体管内的沟道的顶点，其中，源极/漏极区的所述顶点的尖端掺杂有较高浓度的掺杂剂。
在上述器件中，其中，所述第一组源极/漏极区和所述第二组源极/漏极区包括指向相应的晶体管内的沟道的顶点，其中，源极/漏极区的所述顶点的尖端掺杂有较高浓度的掺杂剂，其中，所述较高浓度的掺杂剂从所述顶点的尖端延伸约5纳米。
在上述器件中，其中，所述第一组源极/漏极区和所述第二组源极/漏极区包括指向相应的晶体管内的沟道的顶点，其中，源极/漏极区的所述顶点的尖端包括超晶格结构。
在上述器件中，其中，所述第一组源极/漏极区和所述第二组源极/漏极区包括指向相应的晶体管内的沟道的顶点，其中，源极/漏极区的所述顶点的尖端包括超晶格结构，其中，所述超晶格结构在硅锗和硅之间交替，所述硅锗和所述硅具有相同类型的掺杂剂。
在上述器件中，其中，所述第一组源极/漏极区和所述第二组源极/漏极区包括指向相应的晶体管内的沟道的顶点，其中，源极/漏极区的所述顶点的尖端包括超晶格结构，其中，所述超晶格结构的部分具有约3纳米的厚度。
在上述器件中，其中，位于所述第一区和所述第二区中的所述第一半导体层的厚度以及所述第二半导体层的厚度在约50纳米至100纳米的范围内。
根据一个实例，一种晶体管器件包括栅极器件、具有指向栅极器件下方的沟道的顶点的源极区、以及具有指向沟道的顶点的漏极区。源极区的顶点处的尖端和漏极区的顶点处的尖端包括超晶格结构。
在上述器件中，其中，所述超晶格结构在基本上垂直于衬底的方向上在硅锗和硅之间交替，所述硅锗和所述硅具有相同类型的掺杂剂。
在上述器件中，其中，所述超晶格结构的部分具有约3纳米的厚度。
根据一个实例，一种用于制造半导体器件的方法包括：提供包括衬底和第一半导体材料层的第一晶圆，将第一晶圆接合至第二晶圆，第二晶圆包括牺牲层和第二半导体材料层，去除牺牲层，图案化接合的晶圆以产生第一结构和第二结构，从第一结构去除第二半导体材料，在第一结构的第一半导体材料中形成第一类型的晶体管，以及在第二结构的第二半导体材料中形成第二类型的晶体管。
在上述方法中，其中，所述方法还包括形成超晶格结构，所述超晶格结构在基本上垂直于所述衬底的方向上在两种不同的半导体材料之间交替，所述两种不同的半导体材料具有相同类型的掺杂剂。
在上述方法中，其中，形成晶体管包括在半导体材料内外延生长源极/漏极区，所述源极/漏极区具有指向栅极器件下方的区域的顶点。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
Claims (10)
1.一种晶体管器件，包括：
衬底，具有第一区和第二区；
第一半导体材料的第一半导体层，具有位于所述第一区上方的第一部分和位于所述第二区上方的第二部分，所述第一部分与所述第二部分分隔开；
第二半导体材料的第二半导体层，位于所述第一半导体层的所述第二部分上方；
第一导电类型的第一晶体管，所述第一晶体管设置在所述第一区内并且具有形成在所述第一半导体层中的第一组源极/漏极区；以及
第二导电类型的第二晶体管，所述第二晶体管设置在所述第二区内并且具有形成在所述第二半导体层中的第二组源极/漏极区；
其中，所述第二导电类型不同于所述第一导电类型，并且所述第二半导体材料不同于所述第一半导体材料。
2.根据权利要求1所述的器件，其中，所述第一半导体材料包括硅锗(SiGe)，并且所述第二半导体材料包括砷化铟镓(InGaAs)。
3.根据权利要求1所述的器件，还包括：
接合层，位于所述第二区上方的所述第一半导体层和所述第二半导体层之间。
4.根据权利要求3所述的器件，其中，所述接合层包括氧化物材料。
5.根据权利要求1所述的器件，其中，所述第一组源极/漏极区和所述第二组源极/漏极区是外延生长的。
6.根据权利要求1所述的器件，其中，所述第一组源极/漏极区包括掺杂有硼的硅锗。
7.根据权利要求1所述的器件，其中，所述第二组源极/漏极区包括掺杂有磷的硅锗。
8.根据权利要求1所述的器件，其中，所述第一组源极/漏极区和所述第二组源极/漏极区包括指向相应的晶体管内的沟道的顶点。
9.一种晶体管器件，包括：
栅极器件；
源极区，具有指向所述栅极器件下方的沟道的顶点；以及
漏极区，具有指向所述沟道的顶点；
其中，所述源极区的顶点处的尖端和所述漏极区的顶点处的尖端均包括超晶格结构。
10.一种用于制造半导体器件的方法，所述方法包括：
提供包括衬底和第一半导体材料层的第一晶圆；
将所述第一晶圆接合至第二晶圆，所述第二晶圆包括牺牲层和第二半导体材料层；
去除所述牺牲层；
图案化接合的晶圆以产生第一结构和第二结构；
从所述第一结构去除第二半导体材料；
在所述第一结构的第一半导体材料中形成第一类型的晶体管；以及
在所述第二结构的所述第二半导体材料中形成第二类型的晶体管。
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