DE602004011776T2 - Halbleiterbauelement, verfahren zur herstellung einer quantentopfstruktur und halbleiterbauelement eine solche quantentopfstruktur beinhaltend - Google Patents

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Description

  • Die Erfindung betrifft ein Halbleiterbauelement, umfassend ein Substrat mit einer Mehrschichtstruktur, wobei die Mehrschichtstruktur eine Quantentopfstruktur umfasst, die eine zwischen weiteren Schichten liegende Halbleiterschicht umfasst.
  • Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung einer Quantentopfstruktur auf einem Substrat, umfassend die Schritte:
    • – Ausbilden einer Schicht aus elektrisch isolierendem Material,
    • – Ausbilden einer Schicht aus Halbleitermaterial.
  • Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung eines eine solche Quantentopfstruktur umfassenden Halbleiterbauelements.
  • Der Artikel „Multiple SiGe Quantum Wells – Novel Channel Architecture for 0.12 CMOS", J. Alieu, T. Skotnicki, J. -L. Regolini und G. Bremond, Proceedings of the 29th, European Solid-State Device Research Conference, Löwen, Belgien, 13.–15. September 1999, S. 292–295, offenbart einen Feldeffekttransistor. Der Feldeffekttransistor ist ein MOSFET, der eine Quantentopfstruktur auf einem Siliziumsubstrat aufweist. Die Quantentopfstruktur umfasst eine von Siliziumschichten umschlossene SiGe-Halbleiterschicht. Die Dicke der SiGe-Schicht beträgt 4 nm, und die Siliziumschichten, welche die SiGe-Schicht umschließen, weisen eine Dicke von 4 nm auf.
  • Die epitaktisch aufgebrachte verspannte SiGe-Schicht auf Si ergibt einen zu dem Germaniumanteil proportionalen Valenzbandversatz, was zu einem Locheinschluss führt.
  • Aufgrund dieses Valenzbandversatzes und einer geringeren effektiven Löchermasse erhöht sich die Löcherbeweglichkeit um einen Faktor Zwei. In einer speziellen Ausführungsform ist ein drei Quantentopfstrukturen umfassender Mehrfach-Quantentopf offenbart.
  • Ein Nachteil des bekannten Feldeffekttransistors mit Mehrfach-SiGe-Quantentöpfen ist, dass die Verbesserung auf PMOS-Bauelemente beschränkt ist. Das Herstellen von Mehrfach-SiGe-Quantentöpfen ist aufgrund von Relaxation der verspannten SiGe-Schicht und Diffusion von Ge von dem SiGe-Quantentopf in Richtung der Oberfläche schwierig.
  • Eine Aufgabe der Erfindung ist, ein Halbleiterbauelement der im einleitenden Abschnitt genannten Art bereitzustellen, bei dem der Ladungstransport sowohl für p-dotierte als auch für n-dotierte Bauelemente verbessert ist.
  • Diese Aufgabe wird bei dem durch Anspruch 1 und Anspruch 11 definierten erfindungsgemäßen Halbleiterbauelement dadurch gelöst, dass das Material der weiteren Schichten ein elektrisch isolierendes Material ist.
  • Festkörper, die Isolatoren sind, weisen im Allgemeinen einen relativ großen Bandabstand auf (im Allgemeinen größer als einige eV), was zu nicht wahrnehmbarer Leitfähigkeit unterhalb des Schmelzpunktes führt. Die von den isolierenden Schichten umschlossene Halbleiterschicht ist ein Quantentopf, wenn die Halbleiterschicht eine Dicke aufweist, die geringer ist als die De-Broglie-Wellenlänge eines in der Ebene der Halbleiterschicht bewegbaren Ladungsträgers. Die Differenz der Austrittsarbeit zwischen dem Material des Isolators und dem Halbleitermaterial bestimmt die Potenzialdifferenz V des Quantentopfes.
  • Die Potenzialdifferenz kann in dem Leitungsband oder in dem Valenzband auftreten. Die Potenzialdifferenz kann positiv oder negativ sein.
  • Wenn ein Ladungsträger durch ein Potenzial V eingeschlossen und die Breite des Topfes mit dessen De-Broglie-Wellenlänge vergleichbar ist, wird der Impuls hk des Teilchens quantisiert. Das der freien Bewegung entsprechende kontinuierliche Energiespektrum E(k) = h2k2/2m (wobei m die Teilchenmasse ist) wird in Teilenergiebänder En(k) unterteilt, wobei n eine ganze Zahl ist. Solange der Einschluss V(r) nicht unendlich ist, weist das Teilchen eine endliche Wahrscheinlichkeit auf, sich in dem klassisch verbotenen Bandabstandsgebiet zu befinden. Der Ladungsträgertransport erfolgt in den Teilenergiebändern des Quantentopfes. Die relativ große Potenzialdifferenz V ermöglicht mehrere Teilbänder in dem Quantentopf. Da diese Teilenergiebänder als Kanäle für Ladungsträger fungieren, ist der Transport von Ladungsträgern erheblich verbessert. Die Ladungsträger können Elektronen oder Löcher sein. Das Halbleiterbauelement kann zum Beispiel ein Feldeffekttransistor, ein Bipolartransistor, eine Fotodiode oder ein Laser sein.
  • Es ist vorteilhaft, wenn ein weiterer Quantentopf vorhanden ist, der auf den zumindest einen Quantentopf gestapelt ist, wodurch ein Supergitter gebildet wird. Der Abstand zwischen den Quantentöpfen ist dann so gering, dass eine Überlappung zwischen der Wellenfunktion von Ladungsträgern in den Quantentöpfen auftritt. Die überlappenden Wellenfunktionen bilden Mini-Energiebänder. Die Kopplung der Ladung in den Quantentöpfen führt zu einem gesteigerten Trägertransport durch die Minibänder.
  • Bevorzugt ist der Isolator ein High-k-Dielektrikum. Der Begriff High-k-Dielektrikum bezieht sich auf Dielektrika mit einer Dielektrizitätskonstante, die höher ist als die von SiO2. Der theoretische Wert der Dielektrizitätskonstante von SiO2 ist 3,9. Eine High-k-Dielektrizitätskonstante verbessert die kapazitive Kopplung zwischen den Ladungsträgern in den Quantentöpfen und steigert die Überlappung in Wellenfunktionen von Ladungsträgern in den Quantentöpfen.
  • In einer vorteilhaften Ausführungsform ist das Halbleiterbauelement ein Feldeffekttransistor mit einer Gate-Elektrode, wobei die Gate-Elektrode im Wesentlichen parallel zu der zumindest einen Quantentopfstruktur positioniert ist. Wenn das Bauelement in Betrieb ist und an die Gate-Elektrode eine Spannung angelegt ist, steuert die Gate-Elektrode den Ladungsträgertransport in der zumindest einen Quantentopfstruktur. Ladungsträger können aus einem Source-Gebiet oder Drain-Gebiet bereitgestellt werden. Das Source- und das Drain-Gebiet sind mit dem zumindest einen Quantentopf verbunden. Ladungsträger können außerdem aus Strahlung mit einer bestimmten Wellenlänge λ erzeugt werden. Elektronen-Loch-Paare werden in dem Halbleiter erzeugt und können durch ein elektrisches Feld getrennt sein.
  • Es ist sehr vorteilhaft, wenn ein Supergitter vorhanden ist, das aus einer Mehrzahl von Quantentöpfen unter der Gate-Elektrode ausgebildet ist. Bei Betrieb wird an die Gate-Elektrode eine Spannung angelegt, um einen Strom von der Source-Elektrode zu der Drain-Elektrode oder umgekehrt fließen zu lassen. Das Vorhandensein eines Supergitters (ausgebildet aus den dünnen dielektrischen Halbleiterschichten) führt zu einer Bildung eines Gate-Potenzials eines einzelnen Leitungsbands (das allen Halbleiterschichten gemeinsam ist, bewirkt durch von Null verschiedene Überlappung vertikaler Wellenfunktionen), während bei Nullvorspannung der Gate-Elektrode nur die obere Schicht eine Ladungs trägerbesetzung aufweist. Aufgrund dieses Supergitters wird in dem FET die Trägerkonzentration im Durchlasszustand erhöht, während der Leckstrom im Sperrzustand reduziert wird. Der Strom ist in etwa proportional zu der Anzahl von Quantentöpfen.
  • Darüber hinaus dringt die Ausdehnung der Sperrschicht des Source-Drain-Übergangs nicht wesentlich in die Quantentöpfe ein. Kurzkanaleffekte werden daher reduziert. Dies ist ein sehr wichtiger Vorteil bei CMOS-Transistoren mit einer Gate-Länge von unter 100 nm, bei denen Kurzkanaleffekte die Transistorleistung beherrschen.
  • Um eine gute kapazitive Kopplung von der Gate-Elektrode zu den Quantentöpfen zu erhalten, ist der Abstand zwischen dem einen Quantentopf und dem weiteren Quantentopf dergestalt, dass der eine Quantentopf als eine Gate-Elektrode für den weiteren Quantentopf fungiert.
  • Bevorzugt weist die ein High-k-Material umfassende Isolierschicht daher eine äquivalente Siliziumoxiddicke von weniger als 1 nm auf.
  • Bei einer fortgeschrittenen Ausführungsform umfasst die Halbleiterschicht Silizium. Silizium kann auf verschiedenen High-k-Materialien epitaktisch aufgebracht werden, wenn die Gitterkonstante des High-k-Materials eine mit der Gitterkonstante von Silizium multiplizierte ganze Zahl oder umgekehrt ist.
  • Ein Einschluss von Ladungsträgern in Silizium tritt auf, wenn die Dicke der Siliziumschicht typischerweise geringer ist als 10 nm. Die Ladungsträgerdichte im Inversionskanal unmittelbar unter der Gate-Elektrode nimmt bei einer Siliziumdichte von unter 5 nm stark ab. Die Ladungsträgerdichte im Inversionskanal wird dann sehr stark abhängig von der Dotierungskonzentration der Halbleiterschicht. Je höher die Dotierungskonzentration ist, desto geringer ist die Ladungsträgerdichte im Inversionskanal.
  • Bevorzugt beträgt die Dicke der Halbleiterschicht also etwa 5 nm. Besonders, wenn der Durchlassstrom des FET so hoch wie möglich ist, reichen einige wenige Einzelschichten Silizium dazu aus, als ein Quantentopf zu dienen. Die Isolierschicht aus High-k-Material ist bevorzugt ebenfalls einige wenige Einzelschichten dick, sodass die Spannung der Gate-Elektrode möglichst stark an die Ladungsträger in der größtmöglichen Anzahl von Quantentöpfen gekoppelt werden kann.
  • Weitere Siliziumverbindungen wie SiGe oder SiGeC können auf High-k-Materialien epitaktisch aufgebracht werden, obwohl in den Schichten eine Verspannung vorhanden ist. Solange die verspannte Schicht relativ dünn ist, findet keine Relaxation statt. Das High-k-Material kann durch Molekularstrahlepitaxie (molecular beam epitaxy, MBE), chemische Gasphasenabscheidung (chemical vapor deposition, CVD), Atomlagenabscheidung (ALCVD) oder molekularorganische Gasphasenabscheidung (MOCVD) epitaktisch aufgebracht werden.
  • Eine weitere Aufgabe der Erfindung ist, ein Verfahren zur Herstellung einer Quantentopfstruktur der im einleitenden Abschnitt genannten Art bereitzustellen, bei der die Tiefe des Potenzials abgestimmt werden kann.
  • Die Aufgabe des Verfahrens wird bei der erfindungsgemäßen Quantentopfstruktur dadurch gelöst, dass die Schicht aus Isoliermaterial und die Schicht aus Halbleitermaterial epitaktisch aufeinander aufgebracht werden.
  • Die Isolierschicht ist kristallin und weist eine mit der Gitterkonstante des Halbleitermaterials multiplizierte ganze Zahl oder umgekehrt auf. Eine gewisse Abweichung der Gitterkonstanten führt zu Spannung, wobei es sich entweder um Druckspannung oder um Zugspannung handeln kann. Solange die Schichten dünn sind, führt ein gewisser Gitterversatz dennoch zu epitaktischem Wachstum. Auf dem kristallinen Substrat ist üblicherweise eine Pufferschicht aus einem Halbleitermaterial vorhanden.
  • Die Pufferschicht macht die eigentliche Quantentopfstruktur weniger anfällig für Oberflächenkontamination. Das Isoliermaterial kann zum Beispiel ein Halbleiteroxid, ein Silikat oder ein Metalloxid sein, solange das Isoliermaterial kristallin ist. Die Tiefe des Quantentopfes kann entweder positiv oder negativ sein. Die große Vielfalt an Isolatormaterialien und Halbleitermaterialien, die epititaktisch aufeinander aufwachsen können, bietet eine große Freiheit bei der Auslegung des Potenzialtopfes. Aus den Banddiagrammen können das Leitungs- und das Valenzband der Materialien in den unterschiedlichen Kristallrichtungen berechnet werden. Wenn Verbindungen wie zum Beispiel SiGe und SiC gebildet werden, kann sich die Gitterkonstante vieler Halbleitermaterialien um einen gewissen Wert ändern.
  • Das Halbleitermaterial kann Si, Ge, GaAs, InP oder jedes kristalline Material sein. Bevorzugt weist das Substrat einen hohen spezifischen Widerstand und geringen Verlust bei Frequenzen im GHz-Bereich auf.
  • Ein Mehrfach-Quantentopf kann gebildet werden, wenn das epitaktische Aufbringen der Schicht aus Isoliermaterial und der Schicht aus Halbleitermaterial mehrere Male wiederholt wird.
  • Das Material der Isolierschicht kann ein High-k-Dielektrikum mit einer Dielektrizitätskonstante von über 3,9 sein. Je höher die Dielektrizitätskonstante des High-k-Materials ist, desto leichter kann die Dicke der Schicht aus High-k-Material auf verlässliche Weise gesteuert werden. High-k-Materialien wie beispielsweise Silikate mit einer Gitterkonstante nahe der von Si sind für das Aufwachsen von Si geeignete Materialien. Die äquivalente Oxiddicke der Schicht aus Isoliermaterial ist typischerweise geringer als 1 nm.
  • Bevorzugt wird die Isolierschicht durch Molekularstrahlepitaxie gebildet. Der Gaseintritt ist rein, und das Ultrahochvakuum ist sehr geeignet zum Aufbringen sehr dünner epitaktischer Schichten ohne Kontamination.
  • Um das Wachstum eines Grenzflächenoxids zu vermeiden, wird die Isolierschicht in situ geglüht. Nach epitaktischem Aufbringen der Quantentopfstruktur werden die Schichten in dem Ultrahochvakuumsystem geglüht. Der Temperaturbereich liegt zwischen 200 und 700 Grad Celsius. Während Glühschritts wird insbesondere die Grenzfläche zwischen dem Isolator und dem Halbleiter verbessert. Versetzungen können an die Oberfläche wandern und verschwinden. Das In-situ-Glühen verhindert die Bildung einer amorphen Zwischenschicht wie beispielsweise Siliziumoxid oder ein Metallsilizid.
  • Ein Yttrium umfassendes High-k-Material ist für epitaktisches Aufbringen auf Silizium sehr geeignet. Auf einem Si(001)-Substrat kann kristallines Y2O3 epitaktisch aufgebracht werden. Im Idealfall besteht die YO-Schicht aus einer Domänenstruktur, eine Superstruktur in YO ist jedoch ebenfalls sehr gut geeignet.
  • Eine sehr scharfe Siliziumoxid-Grenzfläche wird erhalten, mit einem sehr dünnen Grenzflächenbereich von 2 bis 3 Ångström.
  • Angesichts der großen Erfahrung der Halbleiterindustrie mit Si-Technologie und der Kompatibilität mit bestehenden COMS-, BiCMOS- und sonstigen eingebetteten CMOS-Prozessen umfasst die Halbleiterschicht bevorzugt Silizium oder eine Silizium-Germanium-Verbindung.
  • Eine weitere Aufgabe der Erfindung ist, ein Verfahren zur Herstellung einer Halbleiterbauelementstruktur der im einleitenden Abschnitt genannten Art bereitzustellen, wobei bei dem Bauelement die Tiefe des Source- und des Drain-Gebiets im Vergleich zu anderen CMOS-Transistoren mit einer Gate-Länge von unter 100 nm nicht notwendigerweise ultraflach ist.
  • Die Aufgabe wird dadurch gelöst, dass das Verfahren weiterhin die folgenden Schritte umfasst:
    • – Ausbilden eines Gate-Dielektrikums auf der Quantentopfstruktur,
    • – Ausbilden einer Gate-Elektrode,
    • – Ausbilden eines Source-Gebiets und eines Drain-Gebiets durch Einbringen von Dotieratomen in die Quantentopfstruktur, selbstjustierend zu der Gate-Elektrode bis zu einer Tiefe von zumindest der Gesamtdicke der Quantentopfstrukturen.
  • Das Source- und das Drain-Gebiet können durch Implantation durch die Gate-Elektrode oder durch Diffusion aus neben der Gate-Elektrode epitaktisch aufgebrachten erhöhten Source- und Drain-Gebieten selbstjustierend zu der Gate-Elektrode ausgebildet werden. Die Gate-Elektrode und die epitaktisch aufgebrachten Gebiete sind durch Abstandsschichten elektrisch voneinander isoliert. Die Abstandsschichten können L-förmig sein und als Versatz-Abstandsschichten zur Implantation von Ausdehnungen des Source- und des Drain-Gebiets dienen. Diese Source- und Drain-Ausdehnungen sind üblicherweise etwas unterhalb der Gate-Elektrode angeordnet, um im Durchlasszustand des MOS-Transistors eine gute Gate-Steuerung über den Kanal zu erhalten. Da die Sperrschicht des Source-Drain-Übergangs nicht wesentlich in die Quantentöpfe eindringt, werden Kurzkanaleffekte reduziert. Dies ist ein sehr wichtiger Vorteil bei CMOS-Transistoren mit einer Gate-Länge von unter 100 nm, bei denen Kurzkanaleffekte die Transistorleistung beherrschen.
  • Da die Source-Drain-Übergänge Parasitärkapazitäten aufweisen, kann es wei terhin wichtig sein, den Source-Drain-Übergang so weit wie möglich zu reduzieren. Für eine gute Injektion von Ladungsträgern in die Quantentöpfe sollte die Tiefe der Übergänge zumindest die Gesamtdicke der Quantentöpfe (Supergitter) betragen.
  • Diese und weitere Merkmale und Vorteile der vorliegenden Erfindung werden ersichtlich aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen, die beispielhaft die Prinzipien der Erfindung veranschaulichen. Diese Beschreibung dient lediglich als Beispiel, ohne den Umfang der Erfindung einzuschränken. Die unten aufgeführten Figuren beziehen sich auf die beigefügten Zeichnungen.
  • 1 ist eine schematische Ansicht des zwei erfindungsgemäße Quantentopfstrukturen aufweisenden Halbleiterbauelements.
  • 2 ist ein schematischer Querschnitt eines zwei erfindungsgemäße Quantentopfstrukturen umfassenden Supergitters.
  • 3 ist ein schematischer Querschnitt eines fünf erfindungsgemäße Quantentopfstrukturen umfassenden Feldeffekttransistors.
  • 4 zeigt die Schwellenspannung über der Gate-Länge des in 3 gezeigten Feldeffekttransistors (dunkle Kreise) im Vergleich mit einem herkömmlichen Transistor (helle Quadrate).
  • 5 zeigt den Sperrstrom des Feldeffekttransistors (dunkle Kreise) gemäß 3 im Vergleich mit einem herkömmlichen Transistor (helle Quadrate).
  • 6 zeigt die Ausgangskennlinie (durchgezogene Linien) des Feldeffekttransistors gemäß 3 im Vergleich mit einem herkömmlichen Transistor (gestrichelte Linien) bei zwei unterschiedlichen Drain-Source-Spannungen Vds = 1,0 V und Vds = 0,1 V.
  • In einem Detail der Ausführungsform des Halbleiterbauelements 1 gemäß 1 ist das Substrat 2 ein p-dotiertes Silizium(100)-Substrat mit einer Dotierungskonzentration von 1017 Atomen/cm3, auf dem eine Mehrschichtstruktur 3 aufgebracht wird. Vor Aufbringen der Mehrschichtstruktur wird das Eigenoxid des Substrats entfernt. Auf dem Substrat wird eine Mehrschichtstruktur epitaktisch aufgebracht, die eine undotierte Siliziumpufferschicht von 20 nm umfasst. Anschließend wird durch MBE eine Quantentopfstruktur 4 epitaktisch aufgebracht. Die Quantentopfstruktur 4 umfasst 3 nm Y2O3 (Bezugszeichen 6 in 1), 5 nm Si (Bezugszeichen 5 in 1) und 3 nm Y2O3 (Bezugszeichen 6' in 1). Anschließend wird eine Abstandsschicht 21 aufgebracht und ein zweiter Quantentopf 9 wird epitaktisch auf die Abstandsschicht aufgebracht. In dieser speziellen Ausführungsform ist der zweite Quantentopf gleich dem ersten Quantentopf. Der zweite Quantentopf 9 kann High-k-Materialien 8 und eine Halbleiterschicht 7 umfassen, die sich von denen des ersten Quantentopfs 4 unterscheiden.
  • Die Dielektrizitätskonstante des High-k-Materials Y2O3 beträgt etwa 20. Das Aufbringen erfolgte in einer UHV-Kammer, die mit einer für das MBE-Wachstum von Si- und Si-basierten Verbindungen geeigneten Elektronenkanone ausgestattet war. Die Gitterkonstante von Y2O3 (10,6 Å) beträgt etwa das Zweifache der Gitterkonstante von Si (5,43 Å). Die Temperatur für kristallines Y2O3 mit einer guten epitaktischen Qualität auf Si(001) beträgt etwa 450°C. Y2O3(110)//Si(100) ist die vorherrschende Ausrichtung bei relativ hohen Temperaturen (T > 350°C), während Y2O3(111)//Si(100) bei niedrigeren Temperaturen bevorzugt wird. Die Bildung von Domänen ist eine direkte Folge der speziellen heteroepitaktischen Ausrichtung Y2O3(110)//Si(001). Bei einer höheren Temperatur von etwa 610°C führt eine Reaktion an der Si-Grenzfläche zu der Bildung einer YSi2-Phase, welche die Gesamtqualität der epitaktischen Schicht verschlechtert.
  • Das Substratmaterial ist nicht auf Silizium beschränkt. Weitere geeignete Substratmaterialien können Ge, GaAs, GaN oder InP sein. Epitaktische Heterostrukturen können erhalten werden, solange das Substrat eine bestimmte Gitterkonstante aufweist und das High-k-Material eine Gitterkonstante aufweist, die etwa eine mit der Gitterkonstante des Substratmaterials multiplizierte ganze Zahl ist. Da die Mehrschichtstruktur sehr dünne High-k-Materialschichten und sehr dünne Halbleiterschichten umfasst, können die Schichten unter Spannung gesetzt werden.
  • In 1b ist das Energiediagramm für die Mehrschichtstruktur gemäß 1a gezeigt. In dem Quantentopf ist ein diskretes Energieniveau E1 für einen Ladungsträger gezeigt, der sich in einer Richtung parallel zu dem Quantentopf (in der Ebene der Halbleiterschicht) bewegen kann. Die Austrittsarbeit des High-k-Materials relativ zu dem Halbleitermaterial bestimmt die Höhe der Energieschwelle zwischen den Quantentöpfen. Wenn ein Ladungsträger, wie beispielsweise ein Elektron, eine Energie E1 aufweist, kann er sich durch das diskrete Teilenergieband E1 bewegen, das als ein Kanal bezeichnet wird und in dem klassisch verbotenen Bandabstand des Halbleitermaterials angeordnet ist. Die diskreten Energieniveaus werden durch die Materialien der Schichten in der Mehrschichtstruktur sowie durch die Kristallausrichtung bestimmt. Die relativ große Potenzialdifferenz V ermöglicht mehrere Teilbänder in dem Quantentopf. Da diese Teilenergiebänder als Kanäle für Ladungsträger fungieren, wird der Transport der Ladungsträger erheblich verbessert. Die Ladungsträger können Elektronen oder Löcher sein, die üblicherweise aus einem mit den Quantentöpfen verbundenen Source-Gebiet injiziert werden. Strahlung, wie beispielsweise sichtbares Licht, kann ebenfalls Elektronen-Loch-Paare in dem Halbleiter erzeugen. Die Elektronen-Loch-Paare können voneinander durch ein elektrisches Feld getrennt sein.
  • In 2 ist eine Mehrschichtstruktur 3 gezeigt, bei der es sich um ein Supergitter handelt. Die Halbleiterschichten 5, 7 der beiden Quantentopfstrukturen 4, 9 sind voneinander jeweils durch eine Energieschwelle mit einem Potenzial V getrennt. Die Höhe der Energieschwelle ist eV.
  • Die Breite der Energieschwelle wird durch die Dicke der High-k-Schicht bestimmt. In dieser speziellen Ausführungsform weist jede Y2O3-Schicht wiederum eine Dicke von 3 nm auf, die Dicke der Si-Schicht beträgt 5 nm und weist auf ihrer Oberseite 3 nm Y2O3 auf. Die Überlappung der Wellenfunktionen von Elektronen in den Quantentöpfen führt zu einem Mini-Energieband Eminiband. Wenn die Dicke des High-k-Materials weiter reduziert wird, kann das Mini-Energieband verbreitert werden, und der Ladungsträgertransport durch das Mini-Energieband wird weiter gesteigert.
  • Je höher die Differenz zwischen der Austrittsarbeit des High-k-Materials und des Halbleitermaterials ist, desto mehr Mini-Energiebänder sind möglich. Die Austrittsarbeit eines Halbleiters oder eines High-k-Materials hängt von den Materialparametern ab, wie beispielsweise Kristallausrichtung, Spannung im Innern des Materials oder zwischen dem Halbleitermaterial und dem High-k-Material. Die Mehrschichtstruktur kann eine oder mehr Schichten aus Oxiden mit unterschiedlichen Dielektrizitätskonstanten umfassen, ausgewählt aus der Gruppe von Hafniumoxid (HfO2), Zirkonoxid (ZrO2), Strontiumtitanat (SrTiO3), Lanthanoxid (La2O3), Yttriumoxid (Y2O3), Titanoxid (TiO2), Bariumtitanat (Ba-TiO3), Lanthanaluminat (LaAlO3), Lanthanscandiumoxid (LaScO3) und Aluminiumoxid (Al2O3).
  • Die Dicke der Halbleiterschicht bestimmt die Ladungsdichteverteilung. Die Füllentwicklung der diskreten Energieniveaus (aufgrund des Ladungsträgereinschlusses in dem Si-Film) wird durch deren jeweilige Position in dem Si-Leitungsband (in Bezug auf das Fermi-Niveau) bestimmt. Die Ladungsdichte weist bei einer Schichtdicke von etwa 3 nm ein Maximum auf.
  • In einer vorteilhaften Ausführungsform von 3 ist das Halbleiterbauelement ein Feldeffekttransistor, der eine Gate-Elektrode und mehrere Kanäle aufweist. In dieser Ausführungsform ist der FET ein NMOS-Transistor. Die p-Topf-Implantation wird mit Bor bei einer Implantationsdosis von 4 × 1013 Atomen/cm2 bei einer Energie von 4 keV durchgeführt. Anstelle der Ausbildung des Kanals des Transistors durch Bulk-Silizium, wie es bei herkömmlichen FETs der Fall ist, erfolgt zuerst das Aufwachsen des Supergitters auf dem Halbleitersubstrat.
  • Eine (auch in dem Source-Gebiet 12 und dem Drain-Gebiet 12' verlaufende) Decken-Schichtstruktur wurde abgeschieden: eine Y2O3-Schicht mit einer äquivalenten Oxiddicke EOT von 0,6 nm wurde abwechselnd mit 3 nm Si mit einem As-Dotierungsgrad von 1015 Atomen/cm3 aufgebracht, was 5 Mal wiederholt wurde (siehe 3). Auf diese Weise wird ein NMOSFET mit 5 Quantentöpfen erhalten, wobei jeder der 5 Quantentöpfe als ein Kanal fungiert.
  • Dann wird das Gate-Dielektrikum abgeschieden. Bevorzugt ist das Gate-Dielektrikum ein High-k-Material wie etwa ein Hf-basiertes High-k-Dielektrikum (wie beispielsweise eine Hf-O-Si-N-Zusammensetzung). Alternativ sind Schwermetalloxide und deren Gemische mit Aluminaten und Si-Oxiden (Silikaten) sehr geeignet und ermöglichen das Verringern auf 0,5 nm EOT, was eine Reduzierung der Gate-Leckage in einer Größenordnung von 2 bis 5 bewirkt.
  • Die Gate-Elektrode ist im Wesentlichen senkrecht zu den fünf Quantentopfstrukturen positioniert. Die kapazitive Kopplung zwischen der Gate-Elektrode und dem Quantentopf sollte so stark wie möglich sein. Das Gate-Material kann ein Metall sein, zum Beispiel TaN oder TiN, mit einer Austrittsarbeit im mittleren Bandabstand von Si, oder hochdotiertes Polysilizium. In dieser speziellen Ausführungsform wird die Schwellenspannungsimplantation durch die Gate-Elektrode mit As bei 4 × 1013 Atomen/cm2 bei 70 keV durchgeführt.
  • Um Implantationsschäden zu reduzieren kann es vorteilhaft sein, die Schwellenspannungs-(VT-)Implantation in den p-Topf des Halbleiterkörpers vor Aufbringen des Supergitters durchzuführen.
  • Das in dieser Ausführungsform gezeigte Bauelement weist eine sehr kurze Gate-Länge von 25 nm auf. Bei einer kurzen Gate-Länge ist eine Schwellenspannungsimplantation nicht notwendig. Die Halbleiterschicht kann intrinsisches Silizium sein.
  • Nach der Gate-Ausbildung werden Dotieratome in das Supergitter eingebracht, um die Source- und Drainübergänge auszubilden. Die Dotieratome können durch Ionenimplantation eingeführt werden oder aus einer Pufferschicht auf dem Supergitter ausdiffundieren. Bei n-dotierten Transistoren sind die Dotieratome in der Source-, der Drain- und der Gate-Elektrode As, Sb, P. In dieser Ausführungsform wurden die Source-Elektrode 12 und die Drain-Elektrode 12' simultan mit As bei einer Energie von 1 keV mit einem Versatz von 15 nm implantiert. Dazu wurden L-förmige Versatz-Abstandsschichten verwendet.
  • Bei p-dotierten Transistoren können B oder In als Dotieratome verwendet werden.
  • Die Tiefe der Source-Drain-Übergange ist bevorzugt nahezu gleich der Gesamtschichtdicke des Supergitters in der vertikalen Richtung des FET. In der Ausführungsform beträgt die Tiefe 35 nm. Es ist ein großer Vorteil, dass keine ultraflachen Übergänge notwendig sind.
  • Wenn and die Gate-Elektrode eine Spannung von 1 V angelegt wird, werden die Ladungsträger in die Quantentöpfe injiziert. In diesem Beispiel sind die Ladungsträger Elektronen. Wenn die Polarität jedoch entgegengesetzt ist (PMOS-Bauelement), gilt dasselbe für Löcher.
  • Das Gate-Potenzial steuert den Ladungsträgertransport in sämtlichen Quanten töpfen. Die Ladungsträger in dem Kanal unter der Gate-Elektrode fungieren als eine Gate-Elektrode für den nächsten Quantentopf. Auf diese Weise wirken die Kanäle als ein Leitungskanal.
  • Die Sperrschicht des Source-Drain-Übergangs dehnt sich nicht wesentlich in die Quantentöpfe aus. Daher wird der Kurzkanaleffekt reduziert. Die Reduzierung von Kurzkanaleffekten ist aus 4 ersichtlich. Die Absenkung der Schwellenspannung (VT) ist bei dem NMOS-Transistor mit 5 Quantentöpfen (dunkle Kreise) im Vergleich zu einem herkömmlichen (und in der Verarbeitung äquivalenten) NMOS-Bulk-Transistor (helle Quadrate) erheblich reduziert. Wenn die Gate-Elektrode abgeschaltet wird, sind lediglich in dem am nächsten an der Gate-Elektrode befindlichen Kanal Ladungsträger vorhanden. Diese Ladungsträger bestimmen den Sperrstrom.
  • In 5 ist gezeigt, dass der Sperrstrom bei dem NMOS-Transistor mit 5 Quantentöpfen (dunkle Kreise) im Vergleich zu dem herkömmlichen NMOS-Bulk-Bauelement (helle Quadrate) in einer Größenordnung von etwa 3 reduziert wurde.
  • In 6 ist die elektrische Leistung des NMOS-Transistors mit 5 Quantentöpfen (Mehrkanal-MOS) mit einem herkömmlichen (und in der Verarbeitung äquivalenten) Bulk-Transistor verglichen. Es ist zu beachten, dass die gesamten äquivalenten Oxiddicke für den Bulk-Transistor 1,5 nm beträgt, während sie für den Mehrkanal-MOS 3 nm beträgt. Das 25-nm-Bauelement im Bulk-Fall funktioniert überhaupt nicht (gestrichelte Linien), während das Mehrkanal-MOS eine hervorragende Drain-Source-Strom-/Gate-Source-Spannungs-Kurve (Ids-Vgs) (durchgezogene Linien) zeigt. Der Drain-Source-Strom Ids ist für zwei unterschiedliche Drain-Source-Spannungen gezeigt: Vds = 1,0 V und Vds = 0,1 V.
  • Der Ids, oftmals als Durchlassstrom Ion bezeichnet, beträgt 520 μA/μm, und der Sperrstrom Ioff beträgt 7 nA/μm. Die Unterschwellensteigung beträgt 83 mV/dec.
  • Aus den Ergebnissen lässt sich schließen, dass Mehrkanal-MOS-Transistoren eine außerordentlich gute elektrische Leistung aufweisen, insbesondere in der CMOS-Generation mit unter 35 nm. Bisher wurde es weitestgehend als unmöglich angesehen, eine derartige Leistung mit einem Si-MOSFET mit Einfach-Gate zu erreichen. Die einzig praktikable Lösung schien ein Doppel-Gate-Bauelement mit einem ultradünnen Si-Kanal (1,5 bis 5 nm) zu sein.
  • Mehrfach-Quantentöpfe können nicht nur in NMOS- oder PMOS-Transistoren verwendet werden, sondern in jedem beliebigen Halbleiterbauelement wie biopolaren Transistoren, HBTs, Dioden, Speichervorrichtungen, optoelektronischen oder Quanten-Vorrichtungen. Die Erfindung ist insbesondere nützlich, wenn der Einschluss von Ladungsträgern durch ein Potenzial V eine wichtige Rolle spielt und Quanteneffekte bei dem Trägertransport des Bauelements von Bedeutung sind.
  • Übersetzung der Zeichnungen
  • Fig. 1 + Fig. 2
    Energy Energie
    Fig. 4
    Multi-Channel NMOS Mehrkanal-NMOS
    the same processing, bulk NMOS Bulk-NMOS mit gleicher Verarbeitung
    Gate Length Gate-Länge
    Fig. 5
    Multi-Channel NMOS Mehrkanal-NMOS
    the same processing, bulk NMOS Bulk-NMOS mit gleicher Verarbeitung
    Fig. 6
    VDS = 1.0 and 0.1 V VDS = 1,0 und 0,1 V
    Multi-Channel NMOS Mehrkanal-NMOS
    the same processing, bulk NMOS Bulk-NMOS mit gleicher Verarbeitung

Claims (17)

  1. Halbleiterbauelement (1) mit einem Feldeffekttransistor, aufweisend Source- und Drain-Gebiete, die an ein Kanalgebeiet und an eine Gate-Elektrode (11) über dem Kanalgebiet angrenzen, und umfassend ein Substrat (2) und in dem Kanalgebiet des Transistors eine Mehrschichtstruktur (3), wobei die Mehrschichtstruktur eine Quantentopfstruktur (4) umfasst, welche eine Halbleiterschicht (5) umfasst, die eine zwischen weiteren Schichten (6, 6') aus einem elektrisch isolierenden Material liegende Quantentopfschicht (5) bildet, und wobei eine oder mehr Mehrschicht-Teilstrukturen auf die Quantentopfstruktur (4) gestapelt sind, jeweils umfassend eine weitere Halbleiterschicht (7), die eine weitere Quantentopfschicht (7) bildet und eine weitere Schicht (8) aus einem elektrisch isolierenden Material, wobei die Mehrschicht-Teilstruktur eine Quantentopfstruktur (9) mit der oberen weiteren Schicht (6') der Quantentopfstruktur (4) bildet, wodurch ein Supergitter gebildet wird, wobei die Gate-Elektrode (11) im Wesentlichen parallel zu der Quantentopfschicht positioniert ist, dadurch gekennzeichnet, dass die Quantentopfschicht (5) und die weitere Quantentopfschicht (7) einen Abstand aufweisen, wobei die Quantentopfschicht (5) als eine Gate-Elektrode für die weitere Quantentopfschicht (7) fungiert.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das elektrisch isolierende Material ein High-k-Material mit einer höheren Dielektrizitätskonstante als SiO2 ist.
  3. Halbleiterbauelement nach Anspruch 2, dadurch gekennzeichnet, dass das High-k-Material kristallin ist.
  4. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass zwischen einer das High-k-Material umfassenden weiteren Schicht (6) und dem Halbleitermaterial der Halbleiterschicht (5) auf der weiteren Schicht (6) Epitaxie vorliegt.
  5. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die weiteren Schichten (6, 6') ein elektrisch isolierendes Material umfassen, das eine äquivalente Siliziumoxiddicke von weniger als 1 nm aufweist.
  6. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterschicht (5) Silizium umfasst.
  7. Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, dass die Dicke der Siliziumschicht (5) geringer ist als 10 nm.
  8. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die weiteren Schichten (6, 6') elektrisch isolierende High-k-Materialien mit unterschiedlichen Dielektrizitätskonstanten umfassen.
  9. Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die dotierten Gebiete (12), die sich durch die Quantentopfstrukturen (4, 9) hindurch ausdehnen, elektrische Kontakte zu den Quantentopfstrukturen (4, 9) bilden.
  10. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass gegenüber der Gate-Elektrode (11) eine weitere Gate-Elektrode vorhanden ist, wobei die weitere Gate-Elektrode von der Gate-Elektrode durch die Quantentopfstrukturen (4, 9) getrennt ist.
  11. Verfahren zur Herstellung eines Halbleiterbauelements (1) mit einem Feldeffekttransistor, aufweisend Source- und Drain-Gebiete, die an ein Kanalgebiet und an eine Gate-Elektrode (11) über dem Kanalgebiet angrenzen, und umfassend ein Substrat (2) und in dem Kanalgebiet des Transistors eine Mehrschichtstruktur (3), wobei die Mehrschichtstruktur eine Quantentopfstruktur (4) umfasst, welche eine Halbleiterschicht (5) umfasst, die eine zwischen weiteren Schichten (6, 6') aus einem elektrisch isolierenden Material liegende Quantentopfschicht (5) bildet, und wobei eine oder mehr Mehrschicht-Teilstrukturen auf die Quantentopfstruktur (4) gestapelt sind, jeweils umfassend eine weitere Halbleiterschicht (7), die eine weitere Quantentopfschicht (7) bildet und eine weitere Schicht (8) aus einem elektrisch isolierenden Material, wobei die Mehrschicht-Teilstruktur eine Quantentopfstruktur (9) mit der oberen weiteren Schicht (6') der Quantentopfstruktur (4) bildet, wodurch ein Supergitter gebildet wird, wobei die Gate-Elektrode (11) im Wesentlichen parallel zu der Quantentopfschicht positioniert ist, dadurch gekennzeichnet, dass die Quantentopfschicht (5) und die weitere Quantentopfschicht (7) zueinander beabstandet positioniert sind, wobei die Quantentopfschicht (5) als eine Gate-Elektrode für die weitere Quantentopfschicht (7) fungiert.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Quantentopfstruktur (4) unter Anwendung der folgenden Schritte auf dem Substrat (2) ausgebildet wird: – Ausbilden einer Schicht aus elektrisch isolierendem Material (6) auf dem Substrat (2), – Ausbilden einer Schicht aus Halbleitermaterial (5) auf der Schicht aus elektrisch isolierendem Material (6), wobei die Schicht aus Halbleitermaterial (5) auf der Schicht aus isolierendem Material (6) epitaktisch aufgebracht wird, wobei die Schritte zumindest zweimal ausgeführt werden.
  13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (6, 6') durch Molekularstrahlepitaxie ausgebildet wird.
  14. Verfahren nach Anspruch 11, 12 oder 13, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (6, 6') in situ geglüht wird.
  15. Verfahren nach Anspruch 11, 12, 13 oder 14, dadurch gekennzeichnet, dass als das elektrisch isolierende Material ein Yttrium umfassendes Material gewählt wird.
  16. Verfahren nach Anspruch 11, 12, 13, 14 oder 15, dadurch gekennzeichnet, dass als das Material der Halbleiterschicht (5) Silizium oder eine Silizium-Germanium-Verbindung gewählt wird.
  17. Verfahren nach Anspruch 11, 12, 13, 14, 15 oder 16, dadurch gekennzeichnet, dass auf der weiteren Quantentopfstruktur (9) ein Gate-Dielektrikum (14) ausgebildet wird, wobei die Gate-Elektrode (11) und das Source-Gebiet (12) und die Drain-Gebiete (12') ausgebildet werden durch Einbringen von Dotieratomen in die weiteren Quantentopfstruktur (9), selbstjustierend zu der Gate-Elektrode (11) bis zu einer Tiefe von zumindest der Gesamtdicke der Quantentopfstrukturen (4, 9).
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CN1816914A (zh) 2006-08-09

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