CN103928518A - FinFET器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种集成电路结构，包括：半导体衬底和延伸至半导体衬底内的隔离区，其中，隔离区具有相向的相对侧壁。鳍结构包括：比隔离区的顶面高的硅鳍；被硅鳍覆盖的含锗半导体区；位于含锗半导体区的相对两侧上的氧化硅区；以及位于硅鳍和一个氧化硅区之间并且与它们接触的含锗半导体层。
Description
相关申请的交叉引用
本申请是2013年1月14日提交的标题为“Semiconductor Device andFabricating the Same”的第13/740,373号（代理卷号：TSM12-0701）美国专利申请的部分继续申请，该申请的全部内容结合于此作为参考。
本专利申请是2013年5月24日提交的名为“FinFET Device and Methodof Fabricating Same”的第13/902,322号（代理卷号：TSM13-0232）美国专利申请的部分继续申请，该申请进一步要求于2013年3月15日提交的第61/799,468号（代理卷号：TSM13-0232P）美国专利申请的优先权，该申请的全部内容结合于此作为参考。
技术领域
本发明总体涉及半导体，更具体地，涉及FinFET器件。
背景技术
半导体集成电路（IC）工业经历了指数式增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都具有比前一代更小和更复杂的电路。在IC的发展过程中，功能密度（即，每一芯片面积上互连器件的数量）已经广泛增加同时几何尺寸（即，使用制造工艺可以生成的最小部件（或线））降低。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。
这种按比例缩小还增加了处理和制造IC的复杂性，为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引入了诸如鳍状场效应晶体管（FinFET）的三维晶体管来代替平面晶体管。虽然现有的FinFET器件和制造FinFET器件的方法通常能够满足它们的期望目的，但是它们并非在所有方面都尽如人意。期望对这一区域进行改进。
发明内容
根据本发明的一个方面，提供了一种集成电路结构，包括：半导体衬底；隔离区，延伸至半导体衬底内，隔离区包括彼此相向的相对侧壁；以及鳍结构，该鳍结构包括：硅鳍，比隔离区的顶面高；含锗半导体区，与硅鳍重叠；氧化硅区，位于含锗半导体区的相对两侧上；和第一含锗半导体层，位于硅鳍和一个氧化硅区之间并且与它们接触。
优选地，氧化硅区通过含锗半导体区相互分离。
优选地，氧化硅区是连续氧化硅区的部分，并且连续氧化硅区还包括位于含锗半导体区上面和下面的部分。
优选地，含锗半导体区和第一含锗半导体层中的一个基本是纯锗区。
优选地，该集成电路结构还包括：硅带，位于隔离区的相对侧壁之间，硅带的侧壁与隔离区的相对侧壁接触，并且硅带与含锗半导体区、部分氧化硅区和部分第一含锗半导体层重叠；以及第二含锗半导体层，位于硅带和一个氧化硅区之间并且与它们接触。
优选地，氧化硅区的至少一部分位于隔离区的顶面上方。
优选地，该集成电路结构还包括：栅叠层，位于硅鳍的侧壁和顶面上；以及源极/漏极区，位于硅鳍的相对两侧上。
优选地，栅叠层与氧化硅区的侧壁接触。
根据本发明的另一方面，提供了一种集成电路结构，包括：半导体衬底；隔离区，延伸至半导体衬底内，隔离区包括彼此相向的相对侧壁；以及鳍结构，该鳍结构包括：硅鳍，比隔离区的顶面高；硅带，位于隔离区的相对侧壁之间，硅带的侧壁与隔离区的相对侧壁接触；含锗半导体区，位于硅鳍和硅带之间并且与它们对准；第一氧化硅区和第二氧化硅区，位于含锗半导体区的相对两侧上；第一含锗半导体层，位于硅鳍和第一氧化硅区之间并且与它们接触；第二含锗半导体层，位于硅鳍和第二氧化硅区之间并且与它们接触；第三含锗半导体层，位于硅带和第一氧化硅区之间并且与它们接触；和第四含锗半导体层，位于硅带和第二氧化硅区之间并且与它们接触。
优选地，含锗半导体区具有呈梯度的锗百分比，含锗半导体区内部相比相应的外部具有更低的锗百分比。
优选地，第一氧化硅区的至少一部分位于隔离区的顶面上方。
优选地，硅鳍和硅带不含锗。
优选地，第一氧化物区和第二氧化物区中的每一个都包括不与硅鳍重叠的部分。
优选地，第一氧化物区和第二氧化物区完全相互分离。
优选地，该集成电路结构还包括：栅叠层，位于硅鳍的侧壁和顶面上；以及源极/漏极区，位于硅鳍的相对两侧上。
优选地，栅叠层与第一氧化硅区和第二氧化硅区的侧壁接触。
根据本发明的又一方面，提供了一种集成电路结构，包括：半导体衬底；隔离区，延伸至半导体衬底内，隔离区包括彼此相向的相对侧壁；以及鳍结构，该鳍结构包括：硅鳍，比隔离区的顶面高；含锗半导体区；和氧化硅区，该氧化硅区包括：第一部分和第二部分，位于含锗半导体区的相对两侧上；和顶部，将第一部分连接至第二部分，顶部将含锗半导体区与硅鳍完全分离。
优选地，该集成电路结构还包括：硅带，位于隔离区的相对侧壁之间，硅带的侧壁与隔离区的相对侧壁接触；氧化硅区的底部，将氧化硅区的第一部分连接至氧化硅区的第二部分，底部将含锗半导体区与硅带完全分离；以及含锗半导体层，位于硅带和氧化硅区的底部之间并且与它们接触。
优选地，该集成电路结构还包括：含锗半导体层，位于硅鳍和氧化硅区的顶部之间并且与它们接触。
优选地，含锗半导体区基本由纯锗形成。
附图说明
为了更完全地理解实施例及其优点，现在结合附图参考以下描述，其中：
图1是根据本发明的各个方面的用于制造FinFET器件的示例性方法的流程图；
图2A是根据本发明实施例的待加工的FinFET器件的透视示图；
图2B是根据图1的方法构造的示例性FinFET器件在制造阶段沿着图2A中的线A-A截取的截面图；
图3A是根据本发明实施例的待加工的FinFET器件的透视示图；
图3B是根据图1的方法构造的示例性FinFET器件在制造阶段沿着图3A中的线A-A截取的截面图；
图4至图6是根据图1的方法构造的示例性FinFET器件在制造阶段沿着图2A中的线A-A截取的截面图；
图7是根据本发明实施例的待加工的FinFET器件的透视示图；
图8、图9A、图9B、图10、图11A、图12和图13是根据图1的方法构造的示例性FinFET器件在制造阶段沿着图7中的线B-B截取的截面图；
图11B、图11C、图11D和图11E是氧化后的硅锗以及上面和下面的半导体区域的截面图；
图11F示出了根据一些实施例的FinFET在形成的中间阶段的透视图，其中，从图11F中的平面截线C-C获得图11B中的截面图；以及
图11G示出了根据可选实施例的FinFET在形成的中间阶段的透视图，其中，从图11G中的平面截线C-C获得图11C、图11D和图11E中的截面图。
具体实施方式
以下详细地论述了本发明的实施例的制造和使用。然而，应该认识到，实施例提供了在各种具体环境中可以实现的多个可应用的概念。所论述的特定实施例是示意性的，并且不限制本发明的范围。
根据多个示例性实施例提供了鳍式场效应晶体管（FinFET）及其形成方法。示出了形成FinFET的中间阶段。论述了实施例的变化例。在各个视图和示例性实施例中，类似的参考标号用于代表类似的元件。
本发明针对但是并不限于FinFET器件。例如，FinFET器件可以是互补金属氧化物半导体（CMOS）器件的一部分，并且可以是P型金属氧化物半导体（PMOS）FinFET器件或N型金属氧化物半导体（NMOS）FinFET器件。以下公开的内容将继续以FinFET为例，来示出本发明的多种实施例。然而，应当理解，除非具体要求，本申请不应限于特定类型的器件。
图1是根据本发明的一些方面的用于制造FinFET的方法100的流程图。应当理解，可以在工艺流程中示出的工艺步骤之前、期间和之后提供额外的步骤，并且对于方法的其他实施例，可以替换或删除所述的一些步骤。如图2A至图13所示，本发明还论述了根据方法100制造的FinFET器件200的多个不同的实施例。本发明在不同实施例中重复参考标号和/或字符。
参考图1和图2A至图2B，方法100开始于步骤102，提供衬底210。在一些实施例中，衬底210是块状硅衬底。可选地，衬底210可以包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或它们的组合。衬底210还可能包括绝缘体上硅（SOI）衬底。通过使用注氧隔离（SIMOX）、晶圆接合和/或其他合适方法制造SOI衬底。
一些示例性衬底210还包括绝缘体层。绝缘体层包括任何合适的材料，包括氧化硅、蓝宝石和/或它们的组合。示例性绝缘体层可以是埋氧层（BOX）。通过任何合适工艺（诸如注入（例如，SIMOX）、氧化、沉积和/或其他合适的工艺）形成绝缘体。在一些示例性FinFET前体中，绝缘体层是绝缘体上硅衬底中的部件（例如，层）。
衬底210可以包括根据设计要求的本领域中已知的多种掺杂区。掺杂区可以掺杂有：p型掺杂物，诸如硼或BF2；n型掺杂物，诸如磷或砷；或它们的组合。可用P阱结构、N阱结构、双阱结构或使用凸起结构直接在衬底210上形成掺杂区。衬底210还可以包括多个有源区，诸如被配置为用于N型金属氧化物半导体晶体管器件的区域和用于P型金属氧化物半导体晶体管器件的区域。
如图2A和图2B所示，在衬底210上方形成半导体带220。在一些实施例中，通过形成隔离区235来实现半导体带220的形成，使得衬底210位于隔离区235之间的部分用作半导体带220。在一些实施例中，使用传统隔离技术（诸如浅沟槽隔离（STI））来形成隔离区235，以限定并电隔离多个区域。例如，STI区235的形成包括光刻工艺，在衬底210中蚀刻沟槽（被STI区235占用），并且用一个或多个介电层填充沟槽（例如，通过使用化学汽相沉积工艺）。介电材料包括氧化硅、氮化硅、氮氧化硅、其他合适材料或者它们的组合。另外，执行化学机械抛光（CMP）工艺，以去除过量的介电层并且使所形成的隔离区235的顶面和半导体带220的顶面平齐。还去除第一硬掩模212。
参考图3A和图3B，在另一个实施例中，STI区235包括两种，其中边缘的STI区235的深度大于介于它们之间的内部STI区235的深度。可以在单独的工艺步骤中形成边缘的STI区和内部STI区235。
参考图1和图4，方法100进行至步骤104，对半导体带220进行开槽，以形成沟槽310（被半导体材料层410和420占用）。开槽工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。开槽工艺还可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵（TMAH）、HF/HNO3/CH3COOH溶液或其他合适的溶液。干蚀刻和湿蚀刻工艺具有可以调节的蚀刻参数，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速以及其他合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH（氢氧化钾）、HF（氢氟酸）、TMAH（四甲基氢氧化铵）、其他合适湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。还可以使用诸如DRIE（深反应离子蚀刻）的机制各向异性地执行干蚀刻。
参考图1和图5，方法100进行至步骤106，沉积第一半导体材料层410，以部分地填充在第三沟槽310（图4）中，并且在第一半导体材料层410的顶部上方沉积第二半导体材料层420。可以通过外延生长工艺沉积第一和第二半导体材料层410和420。外延工艺包括化学汽相沉积（CVD）沉积技术（例如，汽相外延（VPE）和/或超高真空CVD（UHV-CVD））、分子束外延和/或其他合适的工艺。在一些实施例中，第一半导体材料层410是SiGe层，而第二半导体材料层420是不含或基本上不含锗（例如，锗百分比小于约5%）的Si层。第一半导体材料层410的锗百分比可以介于约15%和约60%之间的范围内，但是锗百分比可以更高或更低。另外，可以执行CMP工艺，以去除过量的半导体材料层420，并且对半导体材料层420和隔离区235的顶面进行平坦化。
参考图1和图6，方法100进行至步骤108，对半导体材料层420和410周围的STI区235进行开槽，以横向地暴露第二半导体材料层420。在一些实施例中，凹进的STI区235的顶面比半导体材料层410的顶面更高。在可选实施例中，凹进的STI区235的顶面与半导体材料层410的顶面齐平或比半导体材料层410的顶面更低。将半导体层420（以及可能包括半导体层410）中高于凹进的STI区235的顶面的部分称为鳍510。开槽工艺可以包括干蚀刻工艺、湿蚀刻工艺或它们的组合。
参考图7，在一些实施例中，将鳍510相对的两个端部标记为区域530，这是将要形成源极区和漏极区的区域，同时将鳍510的中间部分称为区域540。区域530被区域540分离。
参考图1和图8，方法100进行至步骤110，形成栅叠层610，以覆盖区域540。图8示出了沿着图7中的平面截线B-B截取的截面图。如图8中所示，栅叠层610围绕在区域540上方。还在栅叠层610的侧壁上形成侧壁间隔件（由于它们未在所示的平面中，所以未示出）。栅叠层610是伪栅极，并且在执行高热温度处理（诸如源极/漏极形成期间的热处理）之后，伪栅叠层610随后将被高k（HK）和金属栅极（MG）取代。伪栅叠层610可以包括介电层612、多晶硅层614以及硬掩模616。通过任何合适工艺（一个或多个）形成伪栅叠层610。例如，可以通过包括沉积、光刻图案化以及蚀刻工艺的步骤，形成栅叠层610。沉积工艺包括CVD、物理汽相沉积（PVD）、ALD、其他合适方法和/或它们的组合。光刻图案化工艺包括光刻胶涂布（例如，旋涂）、软烘、掩模对准、曝光、曝光后烘焙、使光刻胶显影、清洗、干燥（例如，硬烘）、其他合适工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法（例如，反应离子蚀刻）。介电层612包括氧化硅、氮化硅或任何其他合适材料。硬掩模616包括任何合适的材料，例如，氮化硅、氮氧化硅和碳化硅。
侧壁间隔件可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件可以包括多个层。侧壁间隔件常规的形成方法包括：在栅叠层610上方沉积介电材料，然后各向异性地回蚀介电材料。回蚀工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性和期望的对过度蚀刻的控制。
再次参考图1和图9A，方法100进行至步骤112，在源极/漏极区530中形成源极/漏极部件720。图9A和随后示出的图9B示出了沿着与图7中的线B-B截取的平面相同的平面截面图。在一些实施例中，去除鳍510的两个端部530（图7）以及位于鳍510之间的介电层235，以在衬底210上方形成共源极/漏极沟槽710（被源极/漏极区720占用）。开槽工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。开槽工艺还可以包括选择性湿蚀刻或选择性干蚀刻。开槽工艺可以包括多个蚀刻工艺。在另一个实施例中，如图9B所示，没有形成共源极/漏极沟槽710，对鳍510进行开槽，而并不对鳍510之间的STI区235进行开槽。从而，在两个STI区235之间形成多个源极/漏极沟槽710。
在源极/漏极沟槽710中外延生长第三半导体材料，以形成源极/漏极部件720。第三半导体材料包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他合适的材料。可以通过一个或多个外延生长或外延（epi）工艺形成共源极/漏极部件720。可以在外延工艺期间原位掺杂源极/漏极部件720。例如，可以用硼掺杂外延生长的SiGe源极/漏极部件720，并且可以用碳掺杂外延生长的Si源极/漏极部件720，以形成Si:C源极/漏极部件，用磷掺杂以形成Si:P源极/漏极部件，或者用碳和磷掺杂以形成SiCP源极/漏极部件。在一些实施例中，源极/漏极部件720不被原位掺杂，并且执行注入工艺（即，结注入工艺）以掺杂源极/漏极部件720。
在一些实施例中，如图9A中所示，通过在共源极/漏极沟槽710中外延生长第三半导体材料，形成源极/漏极部件720。在另一个实施例中，如图9B中所示，通过在由去除的半导体材料420留下的各个源极/漏极沟槽710中外延生长第三半导体材料，在隔离区235之间形成多个源极/漏极部件720。在这些实施例中，当对半导体材料层420进行开槽时，并不对分离各个半导体材料层410和420的STI区235进行开槽。
另外，如图9A和图9B中所示，形成层间介电（ILD）层730以覆盖源极/漏极部件720。ILD层730包括氧化硅、氮氧化物或其他合适材料。ILD层730包括单层或多层。通过诸如CVD、ALD和旋涂（SOG）的合适的技术形成ILD层730。可以执行化学机械抛光（CMP）工艺，以去除过量的ILD层730并且使ILD层730的顶面与伪栅叠层610的顶面平齐。
通过与沿着图7中的线B-B截取的平面相同的垂直平面获得随后所示的图10至图13。参考图1和图10，方法100进行至步骤114，去除伪栅叠层610（图8）以形成栅极沟槽810。另外，如果第一半导体材料层410还未暴露，则还对栅极沟槽810中的STI区235进行开槽，以暴露第一半导体材料层410的至少一部分或基本全部。蚀刻工艺可以包括选择性湿蚀刻或选择性干蚀刻，从而相对于第一和第二半导体材料层410和420具有足够的蚀刻选择性。可选地，可以通过包括光刻图案化和回蚀的一系列工艺，对伪栅叠层610和介电层235进行开槽。在开槽之后，第一半导体材料层410具有第一宽度w1。
参考图1、图11F和图11G，方法100进行至步骤116，对栅极沟槽810中暴露的第一和第二半导体材料层410和420执行热氧化工艺。为了示出在ILD730的前部后面的部件，图11F和图11G中未示出部件的一些部分，诸如半导体带220、源极/漏极区720、STI区235等，从而可以示出内部部件。应该认识到，ILD730、半导体带220、源极/漏极区720以及STI区235未示出的部分仍然存在。
图11A示出了从图11F和图11G以及从图11F和图11G中的线B-B截取的平面获得的结构的截面图。如图11A所示的区域420、815和820是示意性的，并且根据多个实施例，通过参考图11B、图11C、图11D和图11E中所示的放大截面图可以发现区域816的具体细节（包括其中的区域420、815和820）。在一些实施例中，在含氧环境中进行热氧化工艺。在另一个实施例中，在蒸汽环境和含氧环境的组合环境中进行热氧化工艺。在热氧化工艺期间，第一半导体材料层410的暴露部分（图7）被转化为具有第二宽度w2的半导体氧化物区815，同时，第二半导体材料层420至少暴露的外层被转化为第二半导体氧化物820。
在热氧化工艺期间，第一半导体材料层410获得体积膨胀。在一些实施例中，半导体材料层410和420以及热氧化工艺被配置为第一半导体材料层410获得w2与w1的比率大于1.6的体积膨胀，以实现期望程度的沟道应变，诸如，1Gpa的拉伸应变。然而，应当认识到，在不同实施例中，可以改变体积膨胀的比率。
在一些实施例中，在约400℃和600℃之间的温度下执行氧化。例如，氧化时间可以介于约2分钟和约4分钟之间。如图11B、图11C、图11D和图11E所示，根据温度和氧化时间，可以实现不同轮廓。
在相同硅锗区中，硅锗区中硅的氧化比锗的氧化更容易。因此，半导体材料层410中的硅原子被氧化，而硅半导体材料层410中的锗原子仍然基本上未被氧化。锗原子可以向着半导体材料层410的中心向内扩散，以形成区域824（图11B、图11C、图11D和图11E），和/或向着半导体材料层410和下面/上面的半导体区420/220之间的界面区扩散，以形成层822。如图11B、图11C、图11D和图11E所示，硅原子可以向着半导体材料层410的边缘向外扩散，并且被氧化以形成氧化物区815。
图11B、图11C、图11D和图11E示出了图11A中的区域816中的多个可能的轮廓。例如，图11B示出一种轮廓，其中，相应的氧化工艺采用相对较低的温度和/或相对较短的氧化时间。当增加温度和/或相对较短的氧化时间时，区域816的轮廓可以变为图11C、图11D以及最终图11E中所示出的轮廓。例如，当氧化温度为约450℃的条件下，氧化持续时间介于约20分钟和约40分钟之间时，会形成图11B所示的轮廓，氧化持续时间介于约40分钟和约60分钟之间时，会形成图11C所示的轮廓，氧化持续时间介于约80分钟和约140分钟之间时，会形成图11D所示的轮廓，以及氧化持续时间介于约140分钟和约180分钟之间时，会形成图11E所示的轮廓。
当氧化温度增加时，可以减小氧化持续时间，以实现相同的轮廓。例如，当氧化温度增加至约500℃的条件下，氧化持续时间介于约5分钟和约15分钟之间时，会形成图11B所示的轮廓，氧化持续时间介于约25分钟和约40分钟之间时，会形成图11C所示的轮廓，氧化持续时间介于约40分钟和约50分钟之间时，会形成图11D所示的轮廓，以及氧化持续时间介于约50分钟和约70分钟之间时，会形成图11E所示的轮廓。应该认识到，区域816的轮廓还涉及其他因素，诸如半导体材料层410的宽度w1（图10）、半导体材料层410的锗百分比等。
参考图11B，半导体材料层410被转化为氧化硅区815、集中的中心SiGe区824和SiGe层822。此外，在中心SiGe区824的相对两侧上形成氧化硅区815。锗原子倾向于向内扩散，因此SiGe区824的锗浓度比原半导体材料层410（图8）的锗浓度高。进一步地，由于锗原子向内扩散，中心SiGe区824可以具有呈梯度的锗百分比，锗百分比从SiGe区824的中心到SiGe区824的相对侧壁渐增地并且连续地变高。在说明书中，可选地将SiGe区822和824称为含锗半导体区。锗原子还倾向于向着SiGe区与硅区接触的界面扩散，因此在氧化硅区815和上面的半导体材料层420之间以及在氧化硅区815和下面的半导体带220之间形成与它们接触的SiGe层822。因此，氧化硅区815通过硅锗层822与半导体材料层420和半导体带220间隔开。
随着氧化时间的增加，更多的硅原子扩散出来并且被氧化，因此氧化硅区815生长，而硅锗区822和824缩小。同时，锗区822和824中的锗百分比也增加。在一些实施例中，如图11B所示的锗区822和824基本变为纯锗区，例如，锗百分比大于约95%或者大于约99%。在这些实施例中，可以停止氧化。在可选实施例中，如图11B中所示的锗区822和824仍然是硅锗区，其锗百分比增加至超过图10所示的半导体材料层420中的锗百分比。在这些实施例中，氧化可以继续，并且图11C、图11D和图11E示出了形成的结构。随着继续进一步氧化，中心SiGe区824的相对两侧上的氧化硅区815相互结合。图11C、图11D和图11E示出了相应的轮廓。参考图11C的轮廓，氧化硅区815完全环绕其中的硅锗区824。而且，硅锗区822的顶部使氧化硅区815与半导体材料层420分离。硅锗区822的底部使氧化硅区815与半导体带220分离。
参考图11D，随着氧化时间的进一步增加，硅锗区824的尺寸进一步减小。氧化硅区815的尺寸也增加。同时，硅锗区/层824和822中的锗百分比进一步增加。最终，如图11E所示，硅锗区/层824和/或822基本变为纯锗区，锗百分比大于约95%或者大于约99%。
参考图1和图12，方法100进行至步骤118，去除第二半导体氧化物层820（图11A至图11F）和氧化物区815的外层的一部分，以暴露沟槽810中的鳍910。去除工艺包括干蚀刻、湿蚀刻或它们的组合。例如，执行相对于第一和第二半导体材料层410和420具有充分的蚀刻选择性的选择性湿蚀刻或选择性干蚀刻。鳍910被配置成其具有作为上部的第二半导体材料层420和作为下部的第一半导体氧化物层815。
参考图1和图13，方法100进行至步骤120，在沟槽810（图12）中形成高k（HK）/金属栅极（MG）920，其中，鳍910用作栅极沟道区。可以通过诸如ALD、CVD和臭氧氧化的任何合适方法沉积界面层（IL）922。IL922包括氧化物、HfSiO和氮氧化物。IL922可以与鳍910接触。通过诸如ALD、CVD、金属有机物CVD（MOCVD）、PVD、热氧化、它们的组合或其他合适的技术，在IL922上方沉积HK介电层924。HK介电层924可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfAlO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物（SiON）或其他合适的材料。
金属栅极（MG）层930可以包括单层或多层，诸如，金属层、衬垫层、润湿层以及粘合层。MG层930可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何合适的材料。可以通过ALD、PVD、CVD或其他合适工艺形成MG层930。可以分别形成MG层930以用于具有不同金属层的N-FET和P-FFET。可以执行CMP，以去除过量的MG层930。CMP为金属栅极层930和ILD层730提供基本上平坦的顶面。
FinFET器件200可以经过进一步的CMOS或MOS技术工艺，以形成本领域中已知的各种部件和区域。例如，随后的工艺可以在衬底210上方形成多个接触件/通孔/线和多层互连部件（例如，金属层和层间介电质），它们被配置成连接FinFET器件200的各个部件或结构。例如，多层互连件包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以采用各种导电材料（包括铜、钨、和/或硅化物）。在一个实例中，使用镶嵌和/或双镶嵌工艺形成与铜相关的多层互连结构。
基于以上描述，本发明通过使用体积膨胀技术提供具有应变的沟道的半导体器件。体积膨胀技术引起沟道的充分应变，以改进器件性能。
根据一些实施例，一种集成电路结构包括：半导体衬底以及延伸到半导体衬底内的隔离区，其中，隔离区具有相向的相对侧壁。鳍结构包括：比隔离区的顶面高的硅鳍、被硅鳍覆盖的含锗半导体区、位于含锗半导体区的相对两侧上的氧化硅区以及位于硅鳍和一个氧化硅区之间并且与它们接触的含锗半导体层。
根据其他实施例，一种集成电路结构包括：半导体衬底以及延伸到半导体衬底内的隔离区。隔离区包括相向的相对侧壁。鳍结构包括：比隔离区的顶面高的硅鳍、位于隔离区的相对侧壁之间的硅带，其中，硅带的侧壁与隔离区的相对侧壁接触，在硅鳍和硅带之间并且与它们对准的含锗半导体区以及在含锗半导体区的相对侧上的第一和第二氧化硅区。鳍结构还包括：第一含锗半导体层，在硅鳍和第一氧化硅区之间并且与它们接触；第二含锗半导体层，在硅鳍和第二氧化硅区之间并且与它们接触；第三含锗半导体层，在硅带和第一氧化硅区之间并且与它们接触；以及第四含锗半导体层，在硅带和第二氧化硅区之间并且与它们接触。
根据又一个其他实施例，一种集成电路结构包括：半导体衬底、延伸到半导体衬底中的隔离区、以及鳍结构，其中，隔离区具有相向的侧壁。鳍结构包括：比隔离区的顶面高的硅鳍、含锗半导体区、以及氧化硅区。氧化硅区包括：位于含锗半导体区的相对两侧上的第一和第二部分以及将第一部分连接至第二部分的顶部，其中，顶部使含锗半导体区与硅鳍完全分离。
虽然已经详细地描述了实施例及其优点，但是应该理解，在不背离所附权利要求限定的实施例的精神和范围的情况下，可以对本发明作出多种改变、替代和变化。而且，本申请的范围不旨在限于本说明书中所述的工艺、机器装置、制造、物质组成、工具、方法和步骤的具体实施例。本领域普通技术人员将容易从本发明理解，可以根据本发明，可以利用现有的或今后将开发的、与本发明所述相应实施例执行基本相同的功能或实现基本相同的结果的工艺、机器装置、制造、物质组成、工具、方法、或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法、或步骤包括在它们的的范围内。另外，每一个权利要求构成单独的实施例，并且各个权利要求和实施例的组合在本发明的范围内。
Claims (10)
1.一种集成电路结构，包括：
半导体衬底；
隔离区，延伸至所述半导体衬底内，所述隔离区包括彼此相向的相对侧壁；以及
鳍结构，包括：
硅鳍，比所述隔离区的顶面高；
含锗半导体区，与所述硅鳍重叠；
氧化硅区，位于所述含锗半导体区的相对两侧上；和
第一含锗半导体层，位于所述硅鳍和一个所述氧化硅区之间并且与它们接触。
2.根据权利要求1所述的集成电路结构，其中，所述氧化硅区通过所述含锗半导体区相互分离。
3.根据权利要求1所述的集成电路结构，其中，所述氧化硅区是连续氧化硅区的部分，并且所述连续氧化硅区还包括位于所述含锗半导体区上面和下面的部分。
4.根据权利要求3所述的集成电路结构，其中，所述含锗半导体区和所述第一含锗半导体层中的一个基本是纯锗区。
5.根据权利要求1所述的集成电路结构，还包括：
硅带，位于所述隔离区的相对侧壁之间，所述硅带的侧壁与所述隔离区的相对侧壁接触，并且所述硅带与所述含锗半导体区、部分所述氧化硅区和部分所述第一含锗半导体层重叠；以及
第二含锗半导体层，位于所述硅带和一个所述氧化硅区之间并且与它们接触。
6.根据权利要求1所述的集成电路结构，其中，所述氧化硅区的至少一部分位于所述隔离区的顶面上方。
7.根据权利要求1所述的集成电路结构，还包括：
栅叠层，位于所述硅鳍的侧壁和顶面上；以及
源极/漏极区，位于所述硅鳍的相对两侧上。
8.根据权利要求7所述的集成电路结构，其中，所述栅叠层与所述氧化硅区的侧壁接触。
9.一种集成电路结构，包括：
半导体衬底；
隔离区，延伸至所述半导体衬底内，所述隔离区包括彼此相向的相对侧壁；以及
鳍结构，包括：
硅鳍，比所述隔离区的顶面高；
硅带，位于所述隔离区的相对侧壁之间，所述硅带的侧壁与所述隔离区的相对侧壁接触；
含锗半导体区，位于所述硅鳍和所述硅带之间并且与它们对准；
第一氧化硅区和第二氧化硅区，位于所述含锗半导体区的相对两侧上；
第一含锗半导体层，位于所述硅鳍和所述第一氧化硅区之间并且与它们接触；
第二含锗半导体层，位于所述硅鳍和所述第二氧化硅区之间并且与它们接触；
第三含锗半导体层，位于所述硅带和所述第一氧化硅区之间并且与它们接触；和
第四含锗半导体层，位于所述硅带和所述第二氧化硅区之间并且与它们接触。
10.一种集成电路结构，包括：
半导体衬底；
隔离区，延伸至所述半导体衬底内，所述隔离区包括彼此相向的相对侧壁；以及
鳍结构，包括：
硅鳍，比所述隔离区的顶面高；
含锗半导体区；和
氧化硅区，包括：
第一部分和第二部分，位于所述含锗半导体区的相对两侧上；和
顶部，将所述第一部分连接至所述第二部分，所述顶部将所述含锗半导体区与所述硅鳍完全分离。
Applications Claiming Priority (8)
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