KR102262827B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102262827B1
KR102262827B1 KR1020140194004A KR20140194004A KR102262827B1 KR 102262827 B1 KR102262827 B1 KR 102262827B1 KR 1020140194004 A KR1020140194004 A KR 1020140194004A KR 20140194004 A KR20140194004 A KR 20140194004A KR 102262827 B1 KR102262827 B1 KR 102262827B1
Authority
KR
South Korea
Prior art keywords
trench
protrusion structure
inclined surface
fin
inclination angle
Prior art date
Application number
KR1020140194004A
Other languages
English (en)
Other versions
KR20160082064A (ko
Inventor
유정균
성석현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140194004A priority Critical patent/KR102262827B1/ko
Priority to US14/976,082 priority patent/US9768169B2/en
Priority to CN201510994278.XA priority patent/CN105870161B/zh
Publication of KR20160082064A publication Critical patent/KR20160082064A/ko
Priority to US15/708,512 priority patent/US10211204B2/en
Priority to US16/211,851 priority patent/US10522539B2/en
Application granted granted Critical
Publication of KR102262827B1 publication Critical patent/KR102262827B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

Abstract

개발 부담을 최소화할 수 있는 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 핀(fin)을 정의하는 제1 깊이의 제1 트렌치; 상기 제1 트렌치에 바로 인접하여 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치; 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막; 및 상기 제1 트렌치의 바닥에서 돌출되어 형성되고, 상기 필드 절연막의 표면보다는 낮은 돌출구조(protrusion structure)를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and the fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 개발 부담을 최소화할 수 있는 반도체 장치에 관한 것이다.
본 발명이 해결하려는 다른 과제는, 개발 부담을 최소화할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 핀(fin)을 정의하는 제1 깊이의 제1 트렌치; 상기 제1 트렌치에 바로 인접하여 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치; 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막; 및 상기 제1 트렌치의 바닥에서 돌출되어 형성되고, 상기 필드 절연막의 표면보다는 낮은 돌출구조(protrusion structure)를 포함한다.
상기 돌출구조는 상기 제1 트렌치와 상기 제2 트렌치의 경계에 위치한다.
상기 돌출구조는 상기 제1 트렌치 측에 배치된 제1 경사면과, 상기 제2 트렌치 측에 배치된 제2 경사면을 포함하고, 상기 제1 경사면은 제1 경사각을 갖고, 상기 제2 경사면은 상기 제1 경사각보다 다른 제2 경사각을 갖는다.
상기 핀은 일 방향으로 길게 연장되고, 상기 돌출구조는 상기 핀의 연장 방향을 따라서 길게 연장된다.
상기 제2 트렌치는 액티브 영역을 정의한다.
상기 핀을 중심으로, 상기 액티브 영역의 일측과 타측에 각각 제1 돌출구조와 제2 돌출구조가 배치된다.
상기 제1 돌출구조의 높이와 상기 제2 돌출구조의 높이는 서로 다르다.
상기 핀 및 상기 돌출구조를 가로지르도록 형성된 게이트를 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은, 서로 분리된 제1 액티브 영역과 제2 액티브 영역을 정의하는 제1 깊이의 제1 트렌치; 상기 제1 액티브 영역 내에 제1 핀을 정의하고, 상기 제1 깊이보다 얕은 제2 깊이의 제2 트렌치; 상기 제2 액티브 영역 내에 제2 핀을 정의하고, 상기 제1 깊이보다 얕은 제3 깊이의 제3 트렌치; 상기 제1 트렌치의 일부, 상기 제2 트렌치의 일부 및 상기 제3 트렌치의 일부를 채우는 필드 절연막; 및 상기 제2 트렌치의 바닥에서 돌출되어 형성되고, 상기 필드 절연막의 표면보다는 낮은 제1 돌출구조를 포함한다.
상기 제3 트렌치의 바닥에서 돌출되어 형성되고, 상기 필드 절연막의 표면보다는 낮은 제2 돌출구조를 더 포함한다.
상기 제1 돌출구조의 높이와 상기 제2 돌출구조의 높이는 서로 다르다.
상기 제1 돌출구조는 상기 제1 트렌치와 상기 제2 트렌치의 경계에 위치하고, 상기 제1 트렌치와 상기 제3 트렌치의 경계에는 돌출구조가 비존재한다.
상기 제1 돌출구조는 상기 제1 트렌치 측에 배치된 제1 경사면과, 상기 제2 트렌치 측에 배치된 제2 경사면을 포함하고, 상기 제1 경사면은 제1 경사각을 갖고, 상기 제2 경사면은 상기 제1 경사각보다 다른 제2 경사각을 갖는다.
상기 제1 핀의 제1 장변과 상기 제2 핀의 제2 장변은 서로 마주보도록 배치되고, 상기 제1 돌출구조는 상기 제1 장변과 상기 제2 장변을 따라서 길게 연장된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은, 제1 경사면과 제2 경사면을 갖는 돌출구조; 상기 제1 경사면과 연결되고, 핀을 정의하는 제1 트렌치; 및 상기 제2 경사면과 연결된 제2 트렌치를 포함하고, 상기 제2 트렌치의 측벽의 경사각은, 상기 제2 경사면의 경사각이 동일하고, 상기 돌출구조의 높이는, 상기 핀의 높이보다 낮다.
상기 제2 경사각은 상기 제1 경사각보다 크다.
상기 핀은 일 방향으로 길게 연장되고, 상기 돌출구조는 상기 핀의 연장 방향을 따라서 길게 연장된다.
상기 핀 및 상기 돌출구조를 가로지르도록 형성된 게이트를 더 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면(aspect)은 제1 깊이의 제1 트렌치를 다수개 형성하여, 다수의 핀을 형성하고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치를 형성하여, 액티브 영역을 정의하되, 상기 제1 트렌치와 상기 제2 트렌치는 일부 오버랩되어, 상기 제1 트렌치와 상기 제2 트렌치의 경계에서 돌출구조가 형성되고, 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 형성한다.
상기 필드 절연막을 형성하는 것은, 상기 돌출구조를 완전히 덮도록 상기 필드 절연막을 형성한다.
상기 돌출구조는 상기 제1 트렌치 측에 배치된 제1 경사면과, 상기 제2 트렌치 측에 배치된 제2 경사면을 포함하고, 상기 제1 경사면은 제1 경사각을 갖고, 상기 제2 경사면은 상기 제1 경사각보다 다른 제2 경사각을 갖는다.
상기 핀은 일 방향으로 길게 연장되고, 상기 돌출구조는 상기 핀의 연장 방향을 따라서 길게 연장된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 각각 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 각각 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 D - D를 따라서 절단한 단면도이다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13 내지 도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 18는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 정보 처리 시스템의 블록도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이고, 도 3은 도 1의 B - B를 따라서 절단한 단면도이고, 도 4는 도 1의 C - C를 따라서 절단한 단면도이다. 여기서, 본 발명의 제1 실시예에 따른 반도체 장치가 N형 핀형 트랜지스터인 경우를 설명하나, 이에 한정되지 않는다.
우선, 도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 기판(100)의 액티브 영역(ACT1) 내에 형성된다. 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
핀(F1)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
도 1에서, 핀(F1)이 직사각형 형태인 것으로 도시하였으나, 이에 한정되지 않는다. 핀(F1)의 모서리 부분은 약간 경사지게 깎여 있을 수 있다(즉, chamfered shape 일 수 있음.) 또한, 핀(F1)은 직사각형 형태인 경우, 장변(long side)와 단변(short side)을 포함한다.
도 1에 도시된 것과 같이, 액티브 영역(ACT1) 내에 하나의 핀(F1)이 형성될 수도 있다(즉, 싱글 핀 구조(single fin structure)). 즉, 본 발명의 제1 실시예에 따른 반도체 장치는, 하나의 핀(F1)을 이용한 핀형 트랜지스터일 수 있다. 도시된 것과는 달리, 액티브 영역(ACT1) 내에 둘 이상의 핀(F1)이 형성될 수 있다(즉, 듀얼 핀 구조(dual fin structure) 또는 멀티 핀 구조(multi fin structure)).
금속 게이트(199)는 핀(F1) 상에, 핀(F1)과 교차하도록 형성될 수 있다. 즉, 금속 게이트(199)는 제2 방향(Y)으로 연장될 수 있다. 이러한 금속 게이트(199)는 하부 금속막(132), N형 일함수 조절막(170), 웨팅층(wetting layer)(181), 갭필층(gap fill layer)(190) 등을 포함할 수 있다. 금속 게이트(199)는 대체 공정(replacement process)를 통해서 제조된 것일 수 있다.
층간 절연막(110)은 기판(100) 상에 형성되고, 트렌치(112)를 포함할 수 있다. 층간 절연막(110)은 2층 이상의 절연막을 적층하여 형성할 수도 있다. 도시된 것과 같이, 트렌치(112)의 측벽은 스페이서(120)와 접촉하고, 트렌치(112)의 바닥면은 기판(100)과 접촉할 수 있다.
스페이서(120)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
인터페이스막(135)은 트렌치(112) 내에 형성될 수 있다. 도시된 것과 같이, 인터페이스막(135)은 산화 공정을 통해서 트렌치(112)의 바닥면에 형성될 수 있다. 또는, 도시된 것과 달리, 인터페이스막(135)은 증착(deposition) 방식을 통해서 트렌치(112)의 측벽과 바닥면에 컨포말하게 형성될 수 있다. 증착 방식은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 예로 들 수 있으나, 이에 한정되지 않는다. 인터페이스막(135)은 실리콘 산화막(예를 들어, HTO)일 수 있으나, 이에 한정되지 않는다. 인터페이스막(135)은 예를 들어, 약 50Å 이하(약 5 내지 50 Å)의 두께로 형성될 수 있다. 예를 들어, 10Å일 수 있다. 인터페이스막(135)은 고전압 트랜지스터의 동작 특성 개선(즉, 항복 전압 증가) 등을 위해서 사용된다.
유전막(130)은 인터페이스막(135) 상에, 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 유전막(130)과 인터페이스막(135)은 서로 접촉하도록 배치될 수 있다. 유전막(130)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체(high-k) 물질을 포함할 수 있다. 예를 들어, 유전막(130)은, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 유전막(130)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 유전막(130)이 HfO2인 경우에, 유전막(130)은 약 50Å 이하(약 5 내지 50 Å)의 두께로 형성될 수 있다.
하부 금속막(132)은 유전막(130) 상에, 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 하부 금속막(132)은 예를 들어, TiN, TaN 중 적어도 하나를 포함할 수 있다. 예를 들어, TiN 및 TaN의 적층막일 수도 있고, 이러한 경우, 유전막(130)과 접촉하도록 TiN이 형성되고, TiN 상에 TiN과 접촉하도록 TaN이 형성될 수 있다. TiN은 유전막(130)을 보호하고, TaN은 N형 일함수 조절막의 일부를 제거할 때 식각 정지막으로 사용될 수 있다.
N형 일함수 조절막(170)은 트렌치(112) 내의 하부 금속막(132) 상에 형성될 수 있다. 도시된 것과 같이, N형 일함수 조절막(170)도 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. N형 일함수 조절막(170)은 N형 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 N형 일함수 조절막(170)은 TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질일 수 있다. 예를 들어, N형 일함수 조절막(170)은 TiAlC막일 수 있다.
웨팅층(181)은 트렌치(112) 내의 N형 일함수 조절막(170) 상에 형성될 수 있다. 웨팅층(181)은 TiN, Ti 중 적어도 하나를 포함할 수 있다. 또는, 웨팅층(181)은 순차적으로 적층된 TiN막 및 Ti막일 수 있다. 예를 들어, 갭필층(190)이 Al인 경우, 웨팅층(181)은 Ti 또는 TiN의 단층막을 사용하고, 갭필층(190)이 W인 경우 웨팅층(181)은 TiN의 단층막을 사용할 수 있다. 웨팅층(181)은 약 10Å 이상 100Å 이하(예를 들어, 70 Å)의 두께로 형성될 수 있다.
한편, 도 1 및 도 4를 참조하면, 전술한 것과 같이, 핀(F1)은 제1 깊이(D1)의 제1 트렌치(T1)에 의해서 정의되고, 액티브 영역(ACT1)은 제1 깊이(D1)보다 더 깊은 제2 깊이(D1+D2)에 의해서 정의될 수 있다. 제1 트렌치(T1)는 얕은 트렌치(shallow trench)이고, 제2 트렌치(T2)는 깊은 트렌치(deep trench)일 수 있다.
여기서, 제1 트렌치(T1)와 제2 트렌치(T2)는 바로 인접하여 배치된다. 여기서, 바로 인접한다는 의미는, 제1 트렌치(T1)와 제2 트렌치(T2) 사이에, 다른 제1 깊이의 트렌치(즉, shallow trench)가 배치되지 않는다는 의미이다.
필드 절연막(105)은 제1 트렌치(T1)의 일부 및 제2 트렌치(T2)의 일부를 채우도록 형성된다.
돌출구조(protrusion structure)(PRT1, PRT2)는, 제1 트렌치(T1)의 바닥에서 돌출되어 형성되고, 필드 절연막(105)의 표면보다는 낮도록 형성될 수 있다. 도시된 것과 같이, 돌출구조(PRT1, PRT2)는 제1 트렌치(T1)와 제2 트렌치(T2)의 경계에 위치할 수 있다.
예를 들어, 제1 깊이(D1)의 제1 트렌치(T1)를 형성하여 다수의 핀을 형성한 후(도 13 및 도 14 참조), 제1 깊이(D1)보다 더 깊은 제2 깊이(D1+D2)의 제2 트렌치(T2)를 형성하여 액티브 영역(ACT1)을 정의한다(도 15 및 도 16 참조). 여기서, 제2 트렌치(T2)를 형성할 때, 다수의 핀(예를 들어, 3개의 핀) 중에서 목표 개수(예를 들어, 1개)의 핀만 남겨진다. 즉, 제2 트렌치(T2)를 형성할 때, 다수의 핀(예를 들어, 3개) 중에서 일부 개수의 핀(예를 들어, 2개)이 제거된다. 제1 트렌치(T1)를 형성하는 마스크와, 제2 트렌치(T2)를 형성하는 마스크의 정렬이 맞지 않으면, 제2 트렌치(T2)를 형성할 때 일부 개수(2개)의 핀이 완전히 제거되지 않고 흔적이 남을 수 있다. 이러한 흔적이 돌출구조(PRT1, PRT2)가 될 수 있다.
여기서, 돌출구조(PRT1, PRT2)의 사이즈가 상당히 클 경우, 후공정에서 불량의 원인이 될 수 있다. 하지만, 돌출구조(PRT1, PRT2)을 완전히 없앨 수 있도록 공정조건을 아주 타이트하게 관리하면, 개발 부담이 생길 수 밖에 없다. 따라서, 돌출구조(PRT1, PRT2)의 사이즈를 적절한 범위로 관리하면, 개발 부담을 최소화시키고 수율도 상승시킬 수 있다. 예를 들어, 돌출구조(PRT1, PRT2)의 높이(H1)가 핀(F1)의 높이(H10)보다도 낮고, 특히, 필드 절연막(105)의 표면보다는 낮게 관리할 수 있다. 돌출구조(PRT1, PRT2)의 첨단이 필드 절연막(105)의 표면보다 돌출되면, 추후에 진행될 대체 공정(replacement process)에서 공정불량(예를 들어, 쇼트(short))이 발생할 수 있다.
이러한 돌출구조(PRT1, PRT2)는 제1 트렌치(T1) 측에 배치된 제1 경사면(S1)과, 제2 트렌치(T2) 측에 배치된 제2 경사면(S2)을 포함한다. 제1 경사면(S1)은 제1 경사각을 갖고, 제2 경사면(S2)은 제1 경사각보다 다른 제2 경사각을 가질 수 있다. 도시된 것과 같이, 제2 경사각이 제1 경사각보다 더 가파를 수 있다. 제1 경사면(S1)은 제1 트렌치(T1)와 연결되고, 제2 경사면(S2)은 제2 트렌치(T2)와 연결된다. 제2 경사면(S2)의 경사각은, 제2 트렌치(T2)의 측벽(S3)의 경사각과 동일하다. 즉, 제2 경사면(S2)과, 제2 트렌치(T2)의 측벽(S3)은, 동일한 직성 상에 배치될 수 있다.
한편, 핀(F1)을 중심으로, 액티브 영역(ACT1)의 양측에 돌출구조(PRT1, PRT2)가 각각 배치될 수 있다. 또한, 도시된 것과 같이, 제1 돌출구조(PRT1)와 제2 돌출구조(PRT2)는 핀(F1)을 중심으로 서로 대칭적(symmetric)일 수 있다.
또한, 돌출구조(PRT1, PRT2)는 핀(F1)의 연장방향(X방향)을 따라서 길게 형성될 수 있다. 또한, 도 1 및 도 3에 도시된 것과 같이, 금속 게이트(199)는 핀(F1)과 돌출구조(PRT1, PRT2)를 가로지르도록 형성될 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치에서, 돌출구조(PRT1)는 핀(F1)을 중심으로, 액티브 영역(ACT1)의 일측에만 배치될 수 있다.
마찬가지로, 돌출구조(PRT1)의 높이는 H1이고, 필드 절연막(105)의 표면보다 낮을 수 있다. 돌출구조(PRT1)는 제1 트렌치(T1) 측에 배치된 제1 경사면(S1)과, 제2 트렌치(T2) 측에 배치된 제2 경사면(S2)을 포함한다. 제1 경사면(S1)은 제1 경사각을 갖고, 제2 경사면(S2)은 제1 경사각보다 다른 제2 경사각을 가질 수 있다. 도시된 것과 같이, 제2 경사각이 제1 경사각보다 더 가파를 수 있다. 제1 경사면(S1)은 제1 트렌치(T1)와 연결되고, 제2 경사면(S2)은 제2 트렌치(T2)와 연결된다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치에서, 돌출구조(PRT1, PRT2)는 핀(F1)을 중심으로 서로 비대칭적(asymmetric)일 수 있다.
제1 돌출구조(PRT1)의 사이즈와, 제2 돌출구조(PRT2)의 사이즈는 서로 다를 수 있다. 또한, 제1 돌출구조(PRT1)의 높이(H1)와, 제2 돌출구조(PRT2)의 높이(H2)는 서로 다를 수 있다. 도시된 것과 같이, 제1 돌출구조(PRT1)가 제2 돌출구조(PRT2)보다 크고, 제1 돌출구조(PRT1)의 높이(H1)가 제2 돌출구조(PRT2)의 높이(H2)보다 높을 수 있다.
도 7 및 도 8은 각각 본 발명의 제4 및 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7에 도시된 것과 같이, 본 발명의 제4 실시예에 따른 반도체 장치는, 2개의 핀(F1, F2)을 이용한 핀형 트랜지스터일 수 있다(듀얼 핀 구조(dual fin structure)). 즉, 제1 액티브(ACT1) 내에 2개의 핀(F1, F2)이 형성될 수 있다.
여기서, 핀(F1)과 핀(F2) 사이에는, 제3 깊이의 제3 트렌치(T3)가 배치될 수 있다. 제3 트렌치(T3)는 제1 트렌치(T1)와 동시에 형성될 수 있다. 또한, 제3 트렌치(T3)의 제3 깊이와, 제1 트렌치(T1)의 제1 깊이는 서로 동일할 수 있다.
도 8에 도시된 것과 같이, 본 발명의 제5 실시예에 따른 반도체 장치는, 3개 이상의 핀(F1~F7)을 이용한 핀형 트랜지스터일 수 있다(멀티 핀 구조(multi fin structure)). 즉, 제1 액티브(ACT1) 내에 3개 이상의 핀(F1~F7)이 형성될 수 있다.
도시된 것과 같이, 제1 돌출구조(PRT1)는 핀(F7)(가장 일측에 배치된 핀) 측에 배치된 제1 트렌치(T1)와 제2 트렌치(T2) 사이에 형성되고, 제2 돌출구조(PRT2)는 핀(F1)(가장 타측에 배치된 핀) 측에 배치된 제1 트렌치(T1)와 제2 트렌치(T2) 사이에 형성될 수 있다.
여기서, 인접한 핀(F1~F7) 사이에는, 제3 깊이의 제3 트렌치(T3)가 배치될 수 있다. 제3 트렌치(T3)는 제1 트렌치(T1)와 동시에 형성될 수 있다. 또한, 제3 트렌치(T3)의 제3 깊이와, 제1 트렌치(T1)의 제1 깊이는 서로 동일할 수 있다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10은 도 9의 D - D를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9 및 도 10을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치는, 서로 분리된 액티브 영역(ACT1), 제2 액티브 영역(ACT2)를 포함한다. 액티브 영역(ACT1) 내에 핀(F1)이 형성되고, 제2 액티브 영역(ACT1) 내에 핀(F8)이 형성된다.
핀(F1, F8)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 핀(F1, F8)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
여기서, 핀(F1)은 제1 깊이(D1)의 제1 트렌치(T1)에 의해서 정의되고, 핀(F8)은 제3 깊이(D3)의 제4 트렌치(T4)에 의해서 정의된다. 제1 트렌치(T1)와 제4 트렌치(T4)는 동시에 만들어진 것일 수 있다. 또한, 제1 깊이(D1)과 제3 깊이(D3)는 서로 같은 깊이일 수도 있다.
한편, 액티브 영역(ACT1, ACT2)은 제1 깊이(D1) 또는 제3 깊이(D3)보다 더 깊은 제2 깊이(D1+D2)의 제2 트렌치(T2)에 의해서 정의될 수 있다.
도시된 것과 같이, 각 액티브 영역(ACT1, ACT2) 내에 하나의 핀(F1, F8)이 형성된 것을 도시하였으나, 이에 한정되는 것은 아니다. 즉, 각 액티브 영역(ACT1, ACT2) 내에, 둘 이상의 핀이 형성될 수도 있다.
금속 게이트(199)는 핀(F1) 상에, 핀(F1)과 교차하도록 형성될 수 있다. 금속 게이트(199)는 제2 방향(Y)으로 연장될 수 있다. 또한, 금속 게이트(299)는 핀(F2) 상에, 핀(F2)과 교차하도록 형성될 수 있다. 금속 게이트(299)는 제2 방향(Y)으로 연장될 수 있다.
2개의 금속 게이트(199, 299)는 서로 다른 게이트일 수도 있고, 서로 연결된 게이트일 수도 있다.
제1 돌출구조(PRT1)는 제1 트렌치(T1)의 바닥에서 돌출되어 형성되고, 필드 절연막(105)의 표면보다는 낮을 수 있다. 제1 돌출구조(PRT1)는 제1 트렌치(T1)와 제2 트렌치(T2)의 경계에 위치할 수 있다. 제1 돌출구조(PRT1)는 제1 트렌치(T1) 측에 배치된 제1 경사면(S1)과, 제2 트렌치(T2) 측에 배치된 제2 경사면(S2)을 포함한다. 제1 경사면(S1)은 제1 경사각을 갖고, 제2 경사면(S2)은 제1 경사각보다 다른 제2 경사각을 가질 수 있다. 도시된 것과 같이, 제2 경사각이 제1 경사각보다 더 가파를 수 있다.
또한, 제3 돌출구조(PRT3)는 제4 트렌치(T4)의 바닥에서 돌출되어 형성되고, 필드 절연막(105)의 표면보다는 낮을 수 있다. 제3 돌출구조(PRT3)는 제4 트렌치(T4)와 제2 트렌치(T2)의 경계에 위치할 수 있다. 제3 돌출구조(PRT3)는 제4 트렌치(T4) 측에 배치된 경사면(S11)과, 제2 트렌치(T2) 측에 배치된 경사면(S12)을 포함한다. 경사면(S11)은 제11 경사각을 갖고, 경사면(S12)은 제11 경사각보다 다른 제12 경사각을 가질 수 있다. 도시된 것과 같이, 제12 경사각이 제11 경사각보다 더 가파를 수 있다.
도시된 것과 같이, 제1 돌출구조(PRT1)와 제3 돌출구조(PRT3)는 제2 트렌치(T2)를 중심으로 서로 대칭적(symmetric)일 수 있다. 또한, 제1 돌출구조(PRT1)의 높이(H1)과, 제3 돌출구조(PRT3)의 높이(H3)는 서로 동일할 수 있다.
또한, 핀(F1)은 제1 방향(X)으로 길게 형성된다. 핀(F1)은 장변과 단변을 포함하는 직사각형 형태일 수 있다. 마찬가지로, 핀(F8)은 제1 방향(X)으로 길게 형성된다. 핀(F8)은 장변과 단변을 포함하는 직사각형 형태일 수 있다. 핀(F1)의 장변과 핀(F8)의 장변은 서로 마주보도록 배치될 수 있다. 돌출구조(PRT1, PRT3)는 핀(F1, F8)의 장변을 따라서 길게 형성될 수 있다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 9 및 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치에서, 돌출구조(PRT1)는 제2 트렌치(T2)를 중심으로, 일측에만 배치될 수 있다. 즉, 돌출구조(PRT1)는 제1 트렌치(T1)와 제2 트렌치(T2)의 경계에만 위치하고, 제2 트렌치(T2)와 제4 트렌치(T4)의 경계에는 배치되지 않을 수 있다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 9 및 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 12를 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치에서, 돌출구조(PRT1, PRT3)는 제2 트렌치(T2)를 중심으로, 양측에 배치될 수 있다. 그러나, 돌출구조(PRT1, PRT3)는 제2 트렌치(T2)를 중심으로 서로 비대칭적(asymmetric)일 수 있다. 달리 설명하면, 돌출구조(PRT1, PRT3)는 서로 다른 사이즈일 수 있다. 돌출구조(PRT1)의 높이(H1)와 돌출구조(PRT3)의 높이(H4)은 서로 다를 수 있다.
도 13 내지 도 16, 도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 13 및 도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 도 14 및 도 16은 각각 도 13 및 도 15의 C - C를 따라서 단면도이다.
우선 도 13 및 도 14를 참조하면, 기판(100) 상에 다수의 핀(F1, F11, F12)을 형성한다. 핀(F1, F11, F12)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 기판(100) 상에 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 기판(100)의 일부를 식각한다. 즉, 기판(100)에 제1 깊이(D1)의 제1 트렌치(T1)를 형성하여 다수의 핀(F1, F11, F12)을 형성한다. 핀(F1, F11, F12)은 서로 장변이 마주보도록 배치될 수 있다.
이어서, 도 15 및 도 16을 참조하면, 제1 깊이(D1)보다 더 깊은 제2 깊이(D1+D2)의 제2 트렌치(T2)를 형성하여, 액티브 영역(ACT1)을 정의한다. 제2 트렌치(T2)를 형성함으로써, 다수의 핀(F1, F11, F12) 중 일부의 핀(F11, F12)를 제거한다. 즉, 제1 트렌치(T1)와 제2 트렌치(T2)는 일부 오버랩된다. 이렇게 함으로써, 제1 트렌치(T1)와 제2 트렌치(T2)의 경계에서 돌출구조(PRT1, PRT2)가 형성될 수 있다.
제1 트렌치(T1)와 제2 트렌치(T2) 사이의 정렬(alignment) 정도에 따라서, 돌출구조(PRT1, PRT2)의 형상이 달라질 수 있다. 즉, 정렬(alignment) 정도에 따라서 돌출구조(PRT1, PRT2)가 서로 대칭적(symmetric)일 수 있고(도 4 및 도 16 참조), 일측에만 돌출구조(PRT1)가 형성될 수도 있고(도 5 참조), 양측에 돌출구조(PRT1, PRT2)가 형성되지만 서로 비대칭적(asymmetric)일 수도 있다(도 6 참조).
다시 도 1 내지 도 4를 참조하면, 핀(F1)을 교차하도록 금속 게이트(199)를 형성한다. 구체적으로, 핀(F1)을 교차하도록 폴리 게이트를 형성하고, 핀(F1)과 폴리 게이트를 충분히 덮도록 층간 절연막(110)을 형성한다. 폴리 게이트의 상면이 노출되도록 평탄화 공정을 진행한다. 이어서, 노출된 폴리 게이트를 제거하여 트렌치(112)를 형성한다. 트렌치(112) 내에 유전막(130)과 금속 게이트(199) 등을 형성한다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는, 전술한 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 기초로, 본 발명의 제2 실시예 내지 제8 실시예에 따른 반도체 장치의 제조 방법도 충분히 유추할 수 있다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 17을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 18는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 정보 처리 시스템의 블록도이다.
도 18을 참고하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 17에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
도 19를 참고하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 층간 절연막
130: 유전막 199: 금속 게이트
T1: 제1 트렌치 T2: 제2 트렌치

Claims (29)

  1. 핀(fin)을 정의하는, 수직 방향으로 제1 깊이의 제1 트렌치;
    상기 제1 트렌치에 바로 인접하여 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치;
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막; 및
    상기 제1 트렌치의 바닥에서 돌출되어 형성되고, 상기 필드 절연막의 표면보다는 낮은 돌출구조(protrusion structure)를 포함하고,
    상기 돌출구조는 상기 제1 트렌치의 측면에 배치된 제1 경사면을 갖고, 상기 돌출구조는 상기 제2 트렌치의 측면에 배치된 제2 경사면을 갖고,
    상기 제1 경사면은 제1 경사각을 갖고, 상기 제2 경사면은 상기 제1 경사각과 다른 제2 경사각을 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 경사각은 상기 제1 경사각보다 큰 반도체 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 핀은 제1 방향으로 길게 연장되고, 상기 돌출구조는 상기 제1 방향을 따라서 길게 연장된 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 트렌치는 액티브 영역을 정의하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 돌출구조는 제1 돌출구조를 포함하고,
    상기 반도체 장치는 제2 돌출구조를 더 포함하고,
    상기 제1 돌출구조는 상기 핀에 대하여 상기 액티브 영역의 제1 측면 상에 배치되고, 상기 제2 돌출구조는 상기 핀에 대하여 상기 액티브 영역의 반대편 제2 측면에 배치되는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 돌출구조의 높이와 상기 제2 돌출구조의 높이는 서로 다른 반도체 장치.
  8. 제 1항에 있어서,
    상기 핀 및 상기 돌출구조를 가로지르도록 형성된 게이트를 더 포함하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1 경사면과 제2 경사면을 갖는 돌출구조;
    상기 제1 경사면과 연결되고, 핀을 정의하는 제1 트렌치;
    상기 제2 경사면과 연결된 제2 트렌치; 및
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 포함하고,
    상기 제2 트렌치의 측벽의 경사각은, 상기 제2 경사면의 경사각과 동일하고,
    상기 돌출구조의 높이는, 상기 핀의 높이보다 낮은 반도체 장치
  16. 제 15항에 있어서,
    상기 제2 경사면의 경사각은 상기 제1 경사면의 경사각보다 큰 반도체 장치.
  17. 제 15항에 있어서,
    상기 핀은 제1 방향으로 길게 연장되고, 상기 돌출구조는 상기 제1 방향을 따라서 길게 연장된 반도체 장치.
  18. 제 15항에 있어서,
    상기 핀 및 상기 돌출구조를 가로지르는 게이트를 더 포함하는 반도체 장치.
  19. 삭제
  20. 삭제
  21. 제 15항에 있어서,
    상기 제1 경사면은 상기 제2 경사면과 직접 연결된 반도체 장치.
  22. 제 15항에 있어서,
    제2 핀을 더 포함하고,
    상기 제2 트렌치는, 상기 돌출구조 및 상기 제2 핀 사이에 배치되는 반도체 장치.
  23. 제1 방향으로 연장되고, 제1 트렌치 및 제2 트렌치에 의해 마주보는 측면이 정의되는 액티브 영역으로, 상기 제1 및 제2 트렌치는 상기 제1 방향으로 연장되고, 제1 깊이를 갖는 액티브 영역;
    상기 제1 방향으로 연장되고 제3 트렌치 및 제4 트렌치에 의해 정의되는 상기 액티브 영역 내의 핀으로, 상기 제3 및 제4 트렌치는 상기 제1 방향으로 연장되고, 상기 제1 깊이보다 작은 제2 깊이를 갖는 핀;
    상기 제3 트렌치의 바닥에서 돌출되는 제1 돌출구조;
    상기 제4 트렌치의 바닥에서 돌출되는 제2 돌출구조; 및
    상기 제1 트렌치의 일부, 상기 제2 트렌치의 일부, 상기 제3 트렌치의 일부, 및 상기 제4 트렌치의 일부를 채우는 필드 절연막을 포함하고,
    상기 제1 돌출구조는, 상기 제1 트렌치의 측면에 배치된 제1 경사면 및 상기 제3 트렌치의 측면에 배치된 제2 경사면을 갖고,
    상기 제1 경사면은 제1 경사각을 갖고, 상기 제2 경사면은 상기 제1 경사각과 다른 제2 경사각을 갖는 반도체 장치.
  24. 삭제
  25. 제 23항에 있어서,
    상기 제1 돌출구조는 제1 높이를 갖고, 상기 제2 돌출구조는 상기 제1 높이와 다른 제2 높이를 갖는 반도체 장치.
  26. 제 23항에 있어서,
    상기 제1 돌출구조 및 상기 제2 돌출구조는 동일한 높이를 갖는 반도체 장치.
  27. 제 23항에 있어서,
    상기 제1 및 제2 돌출구조는 서로에 대해 비대칭인 반도체 장치.
  28. 제 23항에 있어서,
    상기 제1 및 제2 돌출구조는 상기 필드 절연막의 상면보다는 낮은 반도체 장치.
  29. 제 23항에 있어서,
    상기 제1 돌출구조는 상기 제1 트렌치 및 상기 제3 트렌치 사이의 경계에 위치하고,
    상기 제2 돌출구조는 상기 제2 트렌치 및 제4 트렌치 사이의 경계에 위치하는 반도체 장치.
KR1020140194004A 2014-12-30 2014-12-30 반도체 장치 및 그 제조 방법 KR102262827B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020140194004A KR102262827B1 (ko) 2014-12-30 2014-12-30 반도체 장치 및 그 제조 방법
US14/976,082 US9768169B2 (en) 2014-12-30 2015-12-21 Semiconductor devices and fabricating methods thereof
CN201510994278.XA CN105870161B (zh) 2014-12-30 2015-12-25 半导体器件及其制造方法
US15/708,512 US10211204B2 (en) 2014-12-30 2017-09-19 Semiconductor devices and fabricating methods thereof
US16/211,851 US10522539B2 (en) 2014-12-30 2018-12-06 Semiconductor devices and fabricating methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140194004A KR102262827B1 (ko) 2014-12-30 2014-12-30 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160082064A KR20160082064A (ko) 2016-07-08
KR102262827B1 true KR102262827B1 (ko) 2021-06-08

Family

ID=56165119

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140194004A KR102262827B1 (ko) 2014-12-30 2014-12-30 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (3) US9768169B2 (ko)
KR (1) KR102262827B1 (ko)
CN (1) CN105870161B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102262827B1 (ko) 2014-12-30 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102336787B1 (ko) * 2015-08-11 2021-12-07 삼성전자주식회사 반도체 장치
US10355110B2 (en) * 2016-08-02 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
CN111341847B (zh) 2018-12-19 2023-03-28 联华电子股份有限公司 半导体结构及其制作方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
US7241649B2 (en) 2004-10-29 2007-07-10 International Business Machines Corporation FinFET body contact structure
KR100645065B1 (ko) 2005-06-23 2006-11-10 삼성전자주식회사 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
US20070048470A1 (en) 2005-08-16 2007-03-01 Apple Computer, Inc. Housing of an electronic device formed by doubleshot injection molding
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
KR20080088974A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 트랜지스터 및 그의 제조방법
US20080283910A1 (en) * 2007-05-15 2008-11-20 Qimonda Ag Integrated circuit and method of forming an integrated circuit
US20090283829A1 (en) 2008-05-13 2009-11-19 International Business Machines Corporation Finfet with a v-shaped channel
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8561003B2 (en) 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
US8595661B2 (en) 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
JP2013058688A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8420459B1 (en) 2011-10-20 2013-04-16 International Business Machines Corporation Bulk fin-field effect transistors with well defined isolation
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
KR20140052734A (ko) * 2012-10-25 2014-05-07 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US8946029B2 (en) 2012-11-12 2015-02-03 GlobalFoundries, Inc. Methods of manufacturing integrated circuits having FinFET structures with epitaxially formed source/drain regions
US9536792B2 (en) 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
US9859429B2 (en) 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9564353B2 (en) * 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US8956931B2 (en) 2013-02-21 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a multi-gate device
US8956932B2 (en) 2013-02-25 2015-02-17 International Business Machines Corporation U-shaped semiconductor structure
US9029913B2 (en) 2013-03-11 2015-05-12 International Business Machines Corporation Silicon-germanium fins and silicon fins on a bulk substrate
US9029226B2 (en) 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US8975125B2 (en) 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US8853015B1 (en) 2013-04-16 2014-10-07 United Microelectronics Corp. Method of forming a FinFET structure
EP3203529B1 (en) * 2013-09-25 2022-12-21 Tahoe Research, Ltd. Isolation well doping with solid-state diffusion sources for finfet architectures
KR102262827B1 (ko) * 2014-12-30 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
CN105870161B (zh) 2021-04-13
US10211204B2 (en) 2019-02-19
CN105870161A (zh) 2016-08-17
US20190115344A1 (en) 2019-04-18
US20160190131A1 (en) 2016-06-30
US9768169B2 (en) 2017-09-19
US20180006032A1 (en) 2018-01-04
US10522539B2 (en) 2019-12-31
KR20160082064A (ko) 2016-07-08

Similar Documents

Publication Publication Date Title
KR102146469B1 (ko) 반도체 장치 및 이의 제조 방법
KR102291571B1 (ko) 반도체 장치 및 그 제조 방법
US9281208B2 (en) Methods of forming semiconductor devices using hard mask layers
US9564435B2 (en) Semiconductor device including FinFETs having different gate structures and method of manufacturing the semiconductor device
KR102343234B1 (ko) 반도체 장치 및 이의 제조 방법
KR102065973B1 (ko) 반도체 장치 및 그 제조 방법
KR102078187B1 (ko) 반도체 장치 및 그 제조 방법
KR102404976B1 (ko) 반도체 장치 및 이의 제조 방법
US10910373B2 (en) Semiconductor device having asymmetric fin-shaped pattern
KR102343209B1 (ko) 반도체 장치 및 그 제조 방법
TWI688019B (zh) 含有源極/汲極上導電接觸的半導體元件的形成方法
US20170069630A1 (en) Semiconductor device having fin and dual liner
US10204983B2 (en) Semiconductor device and method for fabricating the same
US10522539B2 (en) Semiconductor devices and fabricating methods thereof
US20150132908A1 (en) Method for fabricating semiconductor device
US20150214370A1 (en) Semiconductor Devices and Methods of Fabricating the Same
KR20170009669A (ko) 반도체 장치 및 이의 제조 방법
KR20170019193A (ko) 반도체 장치
KR102443803B1 (ko) 반도체 장치 및 그 제조 방법
KR20170036582A (ko) 반도체 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant