KR20170036582A - 반도체 장치 - Google Patents

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KR20170036582A
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되고, 상기 기판보다 돌출된 제1 및 제2 핀형 패턴, 상기 제1 핀형 패턴 상에 제1 볼록 다각형으로 형성되고, 상기 제1 볼록 다각형은 제1 내각을 포함하는 제1 에피택셜 패턴, 상기 제2 핀형 패턴 상에 제2 볼록 다각형으로 형성되고, 상기 볼록 다각형은 상기 제1 내각과 동일한 제2 내각을 포함하고, 상기 제1 에피택셜 패턴과 이격되는 제2 에피택셜 패턴, 상기 제2 영역에 형성되고, 상기 기판보다 돌출된 제3 및 제4 핀형 패턴, 상기 제3 핀형 패턴 상에 제3 볼록 다각형으로 형성되고, 상기 제3 볼록 다각형은 제3 내각을 포함하는 제3 에피택셜 패턴 및 상기 제4 핀형 패턴 상에 제4 볼록 다각형으로 형성되고, 상기 제4 볼록 다각형은 상기 제3 내각과 다른 제4 내각을 포함하고, 상기 제3 에피택셜 패턴과 접하는 제4 에피택셜 패턴을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 복수의 영역 중 일부의 영역에서만 소오스/드레인을 서로 머지(merge)시켜 고집적도 및 낮은 컨택저항을 가지는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되고, 상기 기판보다 돌출된 제1 및 제2 핀형 패턴, 상기 제1 핀형 패턴 상에 제1 볼록 다각형으로 형성되고, 상기 제1 볼록 다각형은 제1 내각을 포함하는 제1 에피택셜 패턴, 상기 제2 핀형 패턴 상에 제2 볼록 다각형으로 형성되고, 상기 볼록 다각형은 상기 제1 내각과 동일한 제2 내각을 포함하고, 상기 제1 에피택셜 패턴과 이격되는 제2 에피택셜 패턴, 상기 제2 영역에 형성되고, 상기 기판보다 돌출된 제3 및 제4 핀형 패턴, 상기 제3 핀형 패턴 상에 제3 볼록 다각형으로 형성되고, 상기 제3 볼록 다각형은 제3 내각을 포함하는 제3 에피택셜 패턴 및 상기 제4 핀형 패턴 상에 제4 볼록 다각형으로 형성되고, 상기 제4 볼록 다각형은 상기 제3 내각과 다른 제4 내각을 포함하고, 상기 제3 에피택셜 패턴과 접하는 제4 에피택셜 패턴을 포함한다.
제1 및 제2 볼록 다각형은 5각형일 수 있다.
상기 제1 및 제2 볼록 다각형은 좌우 대칭일 수 있다.
상기 제1 및 제2 핀형 패턴의 상면의 높이는 상기 제3 및 제4 핀형 패턴의 상면의 높이보다 낮을 수 있다.
상기 제1 및 제2 핀형 패턴의 상면의 폭은 상기 제3 및 제4 핀형 패턴의 상면의 폭보다 넓을 수 있다.
여기서, 상기 제1 영역에 형성되고, 상기 제1 및 제2 핀형 패턴의 일 측에 형성되고, 상기 제1 및 제2 핀형 패턴과 멀어지는 방향으로 기울어진 제5핀과, 상기 제2 영역에 형성되고, 상기 제3 및 제4 핀형 패턴의 일 측에 형성되고, 상기 제3 및 제4 핀형 패턴과 멀어지는 방향으로 기울어진 제6핀을 더 포함할 수 있다.
여기서, 상기 기판 상에 상기 제1 및 제2 영역을 정의하는 제1 트렌치를 더 포함할 수 있다.
상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 쉘로우 트렌치와, 상기 제3 및 제4 핀형 패턴 사이에 형성되는 제2 쉘로우 트렌치를 더 포함하고, 상기 제1 트렌치의 깊이는 상기 제1 및 제2 쉘로우 트렌치보다 깊거나 같을 수 있다.
상기 제3 및 제4 에피택셜 패턴의 최하부의 높이는 상기 제3 및 제4 핀형 패턴의 상면의 높이보다 낮을 수 있다.
상기 제3 및 제4 에피택셜 패턴의 하면은 상기 제3 및 제4 핀형 패턴의 상면으로부터 멀어질수록 높이가 낮아지는 하강부와, 상기 하강부와 이어지고, 상기 제3 및 제4 핀형 패턴의 상면으로부터 멀어질수록 높이가 높아지는 상승부를 포함할 수 있다.
상기 제3 및 제4 에피택셜 패턴의 하면은 상기 하강부와 상기 상승부가 만나는 제1 및 제2 돌출점을 상기 제3 및 제4 에피택셜 패턴의 양측에 각각 포함하고, 상기 제1 돌출점과 상기 제3 및 제4 에피택셜 패턴의 거리와 상기 제2 돌출점과 상기 제3 및 제4 에피택셜 패턴의 거리는 서로 다를 수 있다.
여기서, 상기 제1 내지 제4 핀형 패턴의 측면에 컨포말하게(conformally) 형성되는 라이너를 더 포함할 수 있다.
여기서, 상기 제1 내지 제4 핀형 패턴의 측면에 형성되는 제1 층간 절연막과, 상기 제3 및 제4 핀형 패턴의 측면에, 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막을 더 포함할 수 있다.
상기 제1 층간 절연막은 산화막을 포함하고, 상기 제2 층간 절연막은 질화막을 포함할 수 있다.
상기 제1 및 제2 핀형 패턴의 측면에, 상기 제2 층간 절연막 상에 형성되는 제3 층간 절연막을 더 포함하고, 상기 제3 층간 절연막의 두께는 상기 제2 층간 절연막의 두께보다 얇을 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역, 제2 영역 및 상기 제1 및 제2 영역을 정의하는 제1 트렌치를 포함하는 기판으로서, 상기 제1 트렌치는 서로 대향하는 제1 및 제2 측면을 포함하고, 상기 제1 측면은 상기 제1 영역과 접하고, 상기 제2 측면은 상기 제2 영역과 접하는 기판, 상기 제1 영역에서, 상기 기판보다 돌출되고, 상기 제1 측면에 접하고, 상기 제1 측면으로 기울어진 제1 핀형 패턴, 상기 제1 영역에서 상기 기판보다 돌출되고, 상기 제1 핀형 패턴보다 상기 제1 트렌치에서 멀리 위치하는 제2 핀형 패턴, 상기 제2 영역에서, 상기 기판보다 돌출되고, 상기 제2 측면에 접하고, 상기 제2 측면으로 기울어진 제3 핀형 패턴, 상기 제2 영역에서 상기 기판보다 돌출되고, 상기 제3 핀형 패턴보다 상기 제1 트렌치에서 멀리 위치하는 제4 핀형 패턴, 상기 제1 및 제2 핀형 패턴 상에 각각 형성되는 제1 및 제2 에피택셜 패턴으로서, 상기 제1 및 제2 에피택셜 패턴의 하면은 제1 높이에서 형성되는 제1 및 제2 에피택셜 패턴 및 상기 제3 및 제4 핀형 패턴 상에 각각 형성되는 제3 및 제4 에피택셜 패턴으로서, 상기 제3 및 제4 에피택셜 패턴의 하면은 상기 제1 높이보다 높은 제2 높이에서 형성되는 제3 및 제4 에피택셜 패턴을 포함한다.
여기서, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 쉘로우 트렌치와, 상기 제3 및 제4 핀형 패턴 사이에 형성되는 제2 쉘로우 트렌치를 더 포함하고, 상기 제1 트렌치의 폭은 상기 제1 및 제2 쉘로우 트렌치의 폭보다 넓을 수 있다.
여기서, 상기 제1 트렌치의 일부를 채우는 층간 절연막을 더 포함하고, 상기 층간 절연막은 인장 스트레스(tensile stress) 특성을 가질 수 있다.
여기서, 상기 제3 및 제4 에피택셜 패턴 사이에 형성되는 에어 갭을 더 포함할 수 있다.
상기 에어 갭의 하면은 층간 절연막일 수 있다.
상기 제1 및 제2 에피택셜 패턴은 제1 하부 영역과, 상기 제1 하부 영역 상에 형성되는 제1 상부 영역을 포함하고, 상기 제1 하부 영역은 높이가 높아질수록 폭이 넓어지고, 상기 제1 상부 영역은 높이가 높아질수록 폭이 좁아질 수 있다.
상기 제1 상부 영역은 서로 대칭되는 제1 외면과 제2 외면을 포함하고, 상기 제1 외면의 법선 방향은 상기 제1 및 제2 에피택셜 패턴에서 동일할 수 있다.
상기 제3 및 제4 에피택셜 패턴은 제2 하부 영역과, 상기 제2 하부 영역 상에 형성되는 제2 상부 영역을 포함하고, 상기 제2 하부 영역은 높이가 높아질수록 폭이 넓어지고, 상기 제2 상부 영역은 높이가 높아질수록 폭이 좁아질 수 있다.
상기 제2 상부 영역은 서로 대칭되는 제3 외면과 제4 외면을 포함하고, 상기 제3 외면의 법선 방향은 상기 제3 및 제4 에피택셜 패턴에서 서로 다를 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역, 제2 영역 및 상기 제1 및 제2 영역을 정의하는 제1 트렌치를 포함하는 기판으로서, 상기 제1 트렌치는 서로 대향하는 제1 및 제2 측면을 포함하고, 상기 제1 측면은 상기 제1 영역과 접하고, 상기 제2 측면은 상기 제2 영역과 접하는 기판, 상기 제1 영역에 형성되는 제1 핀형 구조체로서, 상기 기판 상에 돌출되는 제1 및 제2 핀형 패턴과, 상기 제1 및 제2 핀형 패턴 상에 각각 형성되어 서로 이격되는 제1 및 제2 에피택셜 패턴을 포함하는 제1 핀형 구조체 및 상기 제2 영역에 형성되는 제2 핀형 구조체로서, 상기 기판 상에 돌출되는 제3 및 제4 핀형 패턴과, 상기 제3 및 제4 핀형 패턴 상에 각각 형성되어 서로 접하는 제3 및 제4 에피택셜 패턴과, 상기 제3 및 제4 핀형 패턴과 상기 제3 및 제4 에피택셜 패턴 사이에 형성되는 에어갭을 포함하는 제2 핀형 구조체를 포함한다.
여기서, 상기 제1 내지 제4 핀형 패턴은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 및 제2 핀형 패턴 상에 상기 제2 방향으로 연장되는 제1 게이트 전극과, 상기 제3 및 제4 핀형 패턴 상에 상기 제2 방향으로 연장되는 제2 게이트 전극을 더 포함할 수 있다.
상기 제1 및 제2 에피택셜 패턴은 SiGe를 포함하고, 상기 제3 및 제4 에피택셜 패턴은 Si을 포함할 수 있다.
상기 제1 핀형 구조체는 PMOS이고, 상기 제2 핀형 구조체는 NMOS일 수 있다.
여기서, 상기 제4 핀형 패턴의 일측에 형성되는 제5 핀형 패턴과, 상기 제5 핀형 패턴 상에 형성되는 제5 에피택셜 패턴과, 상기 제4 및 제5 에피택셜 패턴 사이에 상기 제4 및 제5 에피택셜 패턴을 서로 이격시키는 층간 절연막을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 높이의 제1 핀형 패턴, 상기 제1 높이보다 높은 제2 높이의 제2 핀형 패턴으로서, 상기 제2 핀형 패턴은 하부와, 상기 하부보다 폭이 좁은 상부와, 상기 하부와 상부를 정의하는 단차를 포함하는 제2 핀형 패턴, 상기 제1 핀형 패턴 상에 형성되고, 상기 제1 핀형 패턴의 측면과 오버랩되지 않는 제1 에피택셜 패턴 및 상기 제2 핀형 패턴 상에 형성되고, 상기 제2 핀형 패턴의 측면과 오버랩되는 제2 에피택셜 패턴을 포함한다.
상기 제1 핀형 패턴과 상기 제1 에피택셜 패턴이 접하는 면의 폭은 상기 제2 핀형 패턴과 상기 제2 에피택셜 패턴이 접하는 면의 폭보다 넓을 수 있다.
상기 제2 핀형 패턴의 하부의 측면의 기울기는 상기 제2 핀형 패턴의 상부의 측면의 기울기보다 클 수 있다.
여기서, 상기 제1 에피택셜 패턴 상에 형성되는 제1 컨택과, 상기 제2 에피택셜 패턴 상에 형성되는 제2 컨택을 더 포함할 수 있다.
상기 제1 핀형 패턴 및 상기 제1 에피택셜 패턴은 복수이고, 상기 제2 핀형 패턴 및 상기 제2 에피택셜 패턴은 복수이고, 상기 제2 에피택셜 패턴 중 적어도 일부는 서로 접할 수 있다.
여기서, 서로 접하는 상기 제2 에피택셜 패턴들 하부에 형성되는 에어 갭을 더 포함할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 A - A'를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C'를 따라서 절단한 단면도이다.
도 5는 도 4의 제2 핀형 패턴 및 제2 에피택셜 패턴을 확대 도시한 단면도이다.
도 6은 도 4의 제6 핀형 패턴 및 제6 에피택셜 패턴을 확대 도시한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1의 A - A'를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B'를 따라서 절단한 단면도이고, 도 4는 도 1의 C - C'를 따라서 절단한 단면도이다. 도 5는 도 4의 제2 핀형 패턴 및 제2 에피택셜 패턴을 확대 도시한 단면도이고, 도 6은 도 4의 제6 핀형 패턴 및 제6 에피택셜 패턴을 확대 도시한 단면도이다. 설명의 편의를 위해, 도 5 및 도 6에서는 제1 층간 절연막(20) 및 제2 층간 절연막(30)은 도시하지 않았다.
도 1 내지 도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(10), 제1 내지 제8 핀형 패턴(F1~F8), 제1 내지 제6 쉘로우 트렌치(ST1~ST6), 제1 층간 절연막(20), 제2 층간 절연막(30), 제1 게이트 전극(200), 제2 게이트 전극(201), 게이트 절연막(130, 140), 게이트 스페이서(160) 및 제1 내지 제8 에피택셜 패턴(E1~E8) 등을 포함할 수 있다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 따라서, 제1 영역(Ⅰ)의 제1 내지 제4 핀형 패턴(F1~F4)과 제2 영역(Ⅱ)의 제5 내지 제8 핀형 패턴(F5~F8)은 서로 다른 방향으로 연장될 수도 있다. 단, 설명의 편의를 위해서 제1 영역(Ⅰ)의 제1 내지 제4 핀형 패턴(F1~F4)과 제2 영역(Ⅱ)의 제5 내지 제8 핀형 패턴(F5~F8)은 서로 동일한 방향으로 연장된 것으로 설명한다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 다른 도전형의 트랜지스터가 형성될 수 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS가 형성되는 영역일 수 있고, 제2 영역(Ⅱ)은 NMOS가 형성되는 영역일 수 있으나 이에 제한되는 것은 아니다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 제1 트렌치(T1), 제2 트렌치(T2) 및 제3 트렌치(T3)에 의해서 정의될 수 있다. 제1 트렌치(T1)는 서로 대향하는 제1 및 제2 측면을 가질 수 있다. 제1 트렌치(T1)는 상기 제1 측면에서 제1 영역(Ⅰ)과 접하고, 상기 제2 측면에서 제2 영역(Ⅱ)과 접할 수 있다.
제1 영역(Ⅰ)은 제1 액티브 영역(ACT1)을 포함하고, 제2 영역(Ⅱ)은 제2 액티브 영역(ACT2)을 포함할 수 있다. 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 서로 인접할 수도 있고, 서로 이격될 수도 있다.
제2 트렌치(T2)는 제1 영역(Ⅰ)에 접할 수 있다. 즉, 제1 영역(Ⅰ)은 제1 트렌치(T1)와 제2 트렌치(T2) 사이에 위치할 수 있다. 제3 트렌치(T3)는 제2 영역(Ⅱ)에 접할 수 있다. 즉, 제2 영역(Ⅱ)은 제1 트렌치(T1)와 제2 트렌치(T2) 사이에 위치할 수 있다.
도 1을 참조하면, 제1 내지 제8 핀형 패턴(F1~F8)은 제1 방향(X)으로 길게 연장될 수 있다. 도 1에서는 제1 내지 제8 핀형 패턴(F1~F8)이 직사각형 형태로 도시되었지만, 이에 한정되는 것은 아니다. 만일 제1 내지 제8 핀형 패턴(F1~F8)이 직사각형 형태인 경우에는 제1 내지 제8 핀형 패턴(F1~F8)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 평행하지 않고 교차되는 방향일 수 있다.
제1 내지 제8 핀형 패턴(F1~F8)은 제2 방향(Y)으로 서로 이격되어 배치될 수 있다. 이 때, 제1 내지 제8 핀형 패턴(F1~F8)은 제2 방향(Y)으로 서로 이격되어 배치될 수 있다.
제1 내지 제4 핀형 패턴(F1~F4)은 제1 내지 제3 쉘로우 트렌치(ST1~ST3)에 의해서 정의될 수 있다. 또한, 제5 내지 제8 핀형 패턴(F5~F8)은 제4 내지 제6 쉘로우 트렌치(ST4~ST6)에 의해서 정의될 수 있다. 즉, 제1 영역(Ⅰ)에서는 제1 트렌치(T1), 제2 트렌치(T2) 및 제1 내지 제3 쉘로우 트렌치(ST1~ST3)에 의해서 제1 내지 제4 핀형 패턴(F1~F4)이 정의되고, 제2 영역(Ⅱ)에서는 제1 트렌치(T1), 제3 트렌치(T3) 및 제4 내지 제6 쉘로우 트렌치(ST4~ST6)에 의해서 제1 내지 제4 핀형 패턴(F1~F4)이 정의된다.
제1 내지 제6 쉘로우 트렌치(ST1~ST6)의 깊이는 제1 내지 제3 트렌치(T1~T3)의 깊이보다 얕거나 같을 수 있다. 다만, 제1 내지 제6 쉘로우 트렌치(ST1~ST6)의 폭은 제1 내지 제3 트렌치(T1~T3)의 폭보다 좁을 수 있다. 이에 따라, 제1 내지 제3 트렌치(T1~T3) 내에 형성되는 제1 층간 절연막(20)의 부피가 제1 내지 제6 쉘로우 트렌치(ST1~ST6) 내에 형성되는 제1 층간 절연막(20)의 부피보다 클 수 있다.
구체적으로, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 제1 쉘로우 트렌치(ST1)에 의해서 이격될 수 있다. 제2 핀형 패턴(F2)과 제3 핀형 패턴(F3)은 제2 쉘로우 트렌치(ST2)에 의해서 이격될 수 있다. 제3 핀형 패턴(F3)과 제4 핀형 패턴(F4)은 제3 쉘로우 트렌치(ST3)에 의해서 이격될 수 있다.
제1 쉘로우 트렌치(ST1)는 제1 핀형 패턴(F1)의 제2 핀형 패턴(F2)과 마주보는 측면에 형성될 수 있다. 제2 트렌치(T2)는 제1 핀형 패턴(F1)을 기준으로 제1 쉘로우 트렌치(ST1)와 마주보지 않는 측면에 형성될 수 있다. 제3 쉘로우 트렌치(ST3)는 제3 핀형 패턴(F3)의 제4 핀형 패턴(F4)과 마주보는 측면에 형성될 수 있다. 제1 트렌치(T1)는 제4 핀형 패턴(F4)의 제3 쉘로우 트렌치(ST3)와 접하지 않는 측면에 형성될 수 있다.
제5 핀형 패턴(F5)과 제6 핀형 패턴(F6)은 제4 쉘로우 트렌치(ST4)에 의해서 이격될 수 있다. 제6 핀형 패턴(F6)과 제7 핀형 패턴(F7)은 제5 쉘로우 트렌치(ST5)에 의해서 이격될 수 있다. 제7 핀형 패턴(F7)과 제8 핀형 패턴(F8)은 제6 쉘로우 트렌치(ST6)에 의해서 이격될 수 있다.
제4 쉘로우 트렌치(ST4)는 제5 핀형 패턴(F5)의 제6 핀형 패턴(F6)과 마주보는 측면에 형성될 수 있다. 제1 트렌치(T1)는 제5 핀형 패턴(F5)을 기준으로 제4 쉘로우 트렌치(ST4)와 마주보지 않는 측면에 형성될 수 있다. 제6 쉘로우 트렌치(ST6)는 제7 핀형 패턴(F7)의 제8 핀형 패턴(F8)과 마주보는 측면에 형성될 수 있다. 제3 트렌치(T3)는 제8 핀형 패턴(F8)의 제6 쉘로우 트렌치(ST6)와 접하지 않는 측면에 형성될 수 있다.
제1 내지 제8 핀형 패턴(F1~F8)은 기판(10)의 일부를 식각하여 형성된 것일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제8 핀형 패턴(F1~F8)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제8 핀형 패턴(F1~F8)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 내지 제8 핀형 패턴(F1~F8)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 내지 제8 핀형 패턴(F1~F8)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 내지 제8 핀형 패턴(F1~F8)은 실리콘을 포함하는 것으로 설명한다.
제1 층간 절연막(20)은 제1 내지 제6 쉘로우 트렌치(ST1~ST6) 및 제1 내지 제3 트렌치(T1~T3)의 일부를 채울 수 있다. 제1 층간 절연막(20)은 제1 내지 제8 핀형 패턴(F1~F8)의 측면의 일부를 둘러쌀 수 있다.
제1 층간 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(20)은 특정한 응력(stress) 특성을 가질 수 있다. 즉, 제1 층간 절연막(20)은 증착된 뒤에 열처리에 의해서 그 부피가 수축되어 인장 응력(tensile stresss) 특성을 가질 수 있다. 제1 층간 절연막(20)이 가지는 인장 응력 특성에 의해서 제1 층간 절연막(20)의 부피에 따른 제1 내지 제8 핀형 패턴(F1~F8)의 기울기가 결정될 수 있다. 즉, 양 측면에 위치하는 제1 층간 절연막(20)의 부피가 서로 다른 경우에, 그 부피의 차가 클수록 핀형 패턴의 기울기가 커질 수 있다. 이는, 큰 부피의 제1 층간 절연막(20)의 수축률(shirink rate)이 작은 부피의 제1 층간 절연막(20)의 수축률보다 작기 때문이다.
구체적으로, 외부 핀형 패턴 즉, 제1 핀형 패턴(F1), 제4 핀형 패턴(F4), 제5 핀형 패턴(F5) 및 제8 핀형 패턴(F8)은 각각 제1 트렌치(T1), 제2 트렌치(T2) 및 제3 트렌치(T3) 방향으로 기울어질 수 있다.
즉, 제1 핀형 패턴(F1)은 제2 트렌치(T2) 방향으로 기울어지고, 제4 핀형 패턴(F4) 및 제5 핀형 패턴(F5)은 제1 트렌치(T1) 방향으로 기울어지고, 제8 핀형 패턴(F8)은 제3 트렌치(T3) 방향으로 기울어질 수 있다.
즉, 제1 핀형 패턴(F1)의 제2 트렌치(T2) 방향의 기립각도는 제1 각도(θ1)이고, 제4 핀형 패턴(F4) 및 제5 핀형 패턴(F5)의 제1 트렌치(T1) 방향의 기립각도는 각각 제2 각도(θ2) 및 제3 각도(θ3)이고, 제8 핀형 패턴(F8)의 제3 트렌치(T3) 방향의 기립각도는 제4 각도(θ4)이다. 제1 내지 제4 각도(θ1~θ4)는 예각일 수 있다. 즉, 제1 핀형 패턴(F1), 제4 핀형 패턴(F4), 제5 핀형 패턴(F5) 및 제8 핀형 패턴(F8)은 기울어질 수 있다.
제1 게이트 전극(200) 및 제2 게이트 전극(201)은 제2 방향으로 연장될 수 있다. 제1 게이트 전극(200)은 제1 내지 제4 핀형 패턴(F1~F4)과 각각 교차될 수 있다. 즉, 제1 게이트 전극(200)은 서로 이격된 제1 내지 제4 핀형 패턴(F1~F4)들과 각각 오버랩되는 부분을 포함할 수 있다. 제1 내지 제4 핀형 패턴(F1~F4)은 제1 게이트 전극(200)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
제2 게이트 전극(201)은 제5 내지 제8 핀형 패턴(F5~F8)과 각각 교차될 수 있다. 즉, 제2 게이트 전극(201)은 서로 이격된 제5 내지 제8 핀형 패턴(F5~F8)들과 각각 오버랩되는 부분을 포함할 수 있다. 제5 내지 제8 핀형 패턴(F5~F8)은 제2 게이트 전극(201)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
구체적으로, 제1 핀형 패턴(F1)은 제1 게이트 전극(200)과 오버랩되는 제1 부분(F1-1)과, 제1 게이트 전극(200)과 오버랩되지 않는 제2 부분(F1-2)을 포함할 수 있다. 제1 핀형 패턴(F1)의 제2 부분(F1-2)은 제1 핀형 패턴(F1)의 제1 부분(F1-1)을 중심으로, 제1 방향(X)으로 양측에 배치될 수 있다. 제2 내지 제4 핀형 패턴(F2~F4)은 제1 핀형 패턴(F1)과 마찬가지로 제1 게이트 전극(200)과 오버랩될 수 있다. 제5 내지 제8 핀형 패턴(F5~F8)도 제1 핀형 패턴(F1)과 제1 게이트 전극(200)의 관계와 마찬가지로 제2 게이트 전극(201)과 오버랩될 수 있다.
도 2 및 도 3을 참고하면, 제1 게이트 전극(200)은 제1 일함수 메탈(210) 및 제1 필 메탈(220)을 포함할 수 있다. 제1 일함수 메탈(210)은 일함수 조절을 하고, 제1 필 메탈(220)은 제1 일함수 메탈(210)에 의해 형성된 공간을 채우는 역할을 한다. 제1 일함수 메탈(210)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에서 제1 영역(Ⅰ)은 PMOS 영역일 수 있으므로, 제1 일함수 메탈(210)은 N형 일함수 메탈 및 P형 일함수 메탈의 조합일 수 있다. 예를 들어, 제1 일함수 메탈(210)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제1 필 메탈(220)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 게이트 전극(201)은 제2 일함수 메탈(211) 및 제2 필 메탈(221)을 포함할 수 있다. 제2 일함수 메탈(211)은 일함수 조절을 하고, 제2 필 메탈(221)은 제2 일함수 메탈(211)에 의해 형성된 공간을 채우는 역할을 한다. 제2 일함수 메탈(211)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에서 제2 영역(Ⅱ)은 NMOS 영역일 수 있으므로, 제2 일함수 메탈(211)은 N형 일함수 메탈일 수 있다. 예를 들어, 제2 일함수 메탈(211)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 필 메탈(221)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제1 게이트 전극(200) 및 제2 게이트 전극(201)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(130, 140)은 제1 내지 제8 핀형 패턴(F1~F8)과 제1 및 제2 게이트 전극(200, 201) 사이 및 제1 층간 절연막(20)과 제1 및 제2 게이트 전극(200, 201) 사이에 형성될 수 있다. 게이트 절연막(130, 140)은 계면막(130)과 고유전율막(140)을 포함할 수 있다.
계면막(130)은 제1 내지 제8 핀형 패턴(F1~F8)의 일부를 산화시켜 형성될 수 있다. 계면막(130)은 제1 층간 절연막(20)의 상면보다 위로 돌출된 제1 내지 제8 핀형 패턴(F1~F8)의 프로파일을 따라서 형성될 수 있다. 제1 내지 제8 핀형 패턴(F1~F8)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(130)은 실리콘 산화막을 포함할 수 있다.
도 3에서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(130)의 형성 방법에 따라서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.
또는, 제1 층간 절연막(20)이 실리콘 산화물을 포함하는 경우여도, 제1 층간 절연막(20)에 포함된 실리콘 산화물의 물성과 계면막(130)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.
고유전율막(140)은 계면막(130)과 제1 및 제2 게이트 전극(200, 201) 사이에 형성될 수 있다. 제1 층간 절연막(20)의 상면보다 위로 돌출된 제1 내지 제8 핀형 패턴(F1~F8)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(140)은 제1 및 제2 게이트 전극(200, 201)과 제1 층간 절연막(20)사이에 형성될 수 있다.
고유전율막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(140)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(160)는 제2 방향(Y)으로 연장된 제1 및 제2 게이트 전극(200, 201)의 측벽 상에 배치될 수 있다. 게이트 스페이서(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(160)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 게이트 스페이서(160)의 형상 및 게이트 스페이서(160)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
도 2 및 도 4를 참고하면, 제1 내지 제4 에피택셜 패턴(E1~E4)은 제1 게이트 전극(200)의 제1 방향(X)의 양측에, 제1 내지 제4 핀형 패턴(F1~F4) 상에 각각 형성될 수 있다. 제1 내지 제4 에피택셜 패턴(E1~E4)은 제1 내지 제4 핀형 패턴(F1~F4) 상에서 각각의 트랜지스터의 소오스/드레인 영역이 될 수 있다.
제5 내지 제8 에피택셜 패턴(E5~E8)은 제2 게이트 전극(201)의 제1 방향(X)의 양측에, 제5 내지 제8 핀형 패턴(F5~F8) 상에 각각 형성될 수 있다. 제5 내지 제8 에피택셜 패턴(E5~E8)은 제5 내지 제8 핀형 패턴(F5~F8) 상에서 각각의 트랜지스터의 소오스/드레인 영역이 될 수 있다.
예를 들어, 제1 에피택셜 패턴(E1)은 제1 핀형 패턴(F1)의 제2 부분(F1-2) 상에 형성될 수 있다. 마찬가지로, 제2 내지 제8 에피택셜 패턴(E2~E8)은 제2 내지 제8 핀형 패턴(F2~F8) 상에 각각 형성될 수 있다.
제1 내지 제8 에피택셜 패턴(E8)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제1 내지 제8 에피택셜 패턴(E8)은 상승된 소오스/드레인일 수 있다. 제1 영역은 PMOS 영역이고, 제2 영역(Ⅱ)은 NMOS 영역일 수 있으므로, 제1 내지 제4 에피택셜 패턴(E1~E4)은 예를 들어, SiGe 에피택셜층일 수 있다. 제5 내지 제8 에피택셜 패턴(E5~E8)은 예를 들어, Si 에피택셜층일 수 잇다. 즉, 제1 영역(Ⅰ)의 제1 내지 제4 에피택셜 패턴(E1~E4)은 SiGe 에피택셜층이고, 제2 영역(Ⅱ)의 제5 내지 제8 에피택셜 패턴(E5~E8)은 Si 에피택셜층일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(E1)은 제1 핀형 패턴(F1)의 제2 부분(F1-2)에 형성된 리세스(F1r)를 채울 수 있다. 마찬가지로, 제2 내지 제8 에피택셜 패턴(E2~E8)은 제2 내지 제8 핀형 패턴(F2~F8)의 리세스를 각각 채울 수 있다.
제1 내지 제8 에피택셜 패턴(E8)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 내지 제8 에피택셜 패턴(E8)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 3에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 영역(Ⅰ)에서는 본 발명의 실시예에 따른 반도체 장치가 PMOS 트랜지스터이므로, 제1 내지 제4 에피택셜 패턴(E1~E4)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 내지 제4 핀형 패턴(F1~F4)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제2 영역(Ⅱ)에서는 본 발명의 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 제5 내지 제8 에피택셜 패턴(E5~E8)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제5 내지 제8 핀형 패턴(F5~F8)이 실리콘일 때, 제5 내지 제8 에피택셜 패턴(E5~E8)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 제5 내지 제8 핀형 패턴(F5~F8)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
도 4 및 도 5를 참조하면, 제1 영역(Ⅰ)의 제1 내지 제4 에피택셜 패턴(E1~E4)은 볼록 다각형 형상일 수 있다. 도 4 및 도 5에 도시되었듯이, 상기 볼록 다각형은 5각형일 수 있다.
제1 내지 제4 에피택셜 패턴(E1~E4)은 각각 제1 내지 제4 볼록 다각형 형상일 수 있다. 이 때, 제1 내지 제4 볼록 다각형은 서로 동일한 형상을 가질 수 있다. 이 때, "동일한"이란 서로 완전히 동일한 형상만을 의미하는 것은 아니고, 볼록 다각형의 내각이 서로 동일한 것을 포함하는 개념이다.
또한, 제1 내지 제4 에피택셜 패턴(E1~E4)은 각각 서로 좌우 대칭일 수 있다. 또한, 제1 내지 제4 에피택셜 패턴(E1~E4)은 하부 영역과, 상기 하부 영역 상에 형성되는 상부 영역을 포함하고, 상기 하부 영역은 높이가 높아질수록 폭이 넓어지고, 상기 상부 영역은 높이가 높아질수록 폭이 좁아질 수 있다.
상기 상부 영역은 서로 대칭되는 제1 외면과 제2 외면을 포함하고, 상기 제1 및 제2 외면의 법선 방향은 상기 제1 내지 제4 에피택셜 패턴(E1~E4)에서 동일할 수 있다.
도 5를 참조하면, 제1 내지 제4 에피택셜 패턴(E1~E4)은 5개의 제1 내각(a1~a5)을 포함한다. 이 때, 편의상 제2 에피택셜 패턴(E2)을 예시로 설명한다.
제1 내지 제4 에피택셜 패턴(E1~E4)은 제1 내각(a1~a5)이 서로 동일할 수 있다. 본 발명의 몇몇 실시예에서 제1 내각(a1~a5)은 제2 핀형 패턴(F2)과 접하지 않는 3개의 제1 내각(a1~a3)만을 의미할 수 있다. 즉, 제2 에피택셜 패턴(E2)의 상기 3개의 제1 내각(a1~a3)은 결정방향에 따라 일정한 값을 가질 수 밖에 없으나, 나머지 2개의 제1 내각(a4, a5)은 제2 핀형 패턴(F2)의 리세스된 면에 따라 각도가 달라질 수 있다.
제1 영역(Ⅰ)은 PMOS 영역이므로, 제1 내지 제4 에피택셜 패턴(E1~E4)이 SiGe을 포함할 수 있고, 이의 에피택셜 성장은 결정 방향으로 반듯하게 수행될 수 있다. 따라서, 제1 내지 제4 에피택셜 패턴(E1~E4)은 서로 동일한 형상을 가질 수 있다.
도 4 및 도 6을 참조하면, 제2 영역(Ⅱ)의 제5 내지 제8 에피택셜 패턴(E5~E8)은 볼록 다각형 형상일 수 있다. 도 4 및 도 6에 도시되었듯이, 상기 볼록 다각형은 5각형일 수 있다. 이 때, "볼록 다각형"은 내각 외에는 반드시 평평한 면을 가지는 도형만을 의미하는 것이 아니라, 크게 특징되는 복수의 내각을 가지되, 상기 복수의 내각들을 곡면으로 연결하는 형상을 포함한다. 즉, 도 6에서 도시된 바와 같이 본 명세서의 "볼록 다각형"은 제2 내각(b1~b5)을 크게 특징되게 가지되, 그 외의 다른 내각도 가질 수 있고, 각각의 제2 내각(b1~b5)을 연결하는 면이 평면이 아닐 수도 있다.
제5 내지 제8 에피택셜 패턴(E5~E8)은 서로 다른 형상일 수 있다. 구체적으로, 제5 내지 제8 에피택셜 패턴(E5~E8)의 제2 내각(b1~b5)은 서로 다를 수 있다.
제2 영역(Ⅱ)은 NMOS 영역이므로, 제5 내지 제8 에피택셜 패턴(E5~E8)이 Si을 포함할 수 있고, 이의 에피택셜 성장은 제1 영역(Ⅰ)과 달리 결정 방향으로 반듯하게 수행되지 않을 수 있다. 따라서, 제5 내지 제8 에피택셜 패턴(E5~E8)은 서로 다른 형상을 가질 수 있다.
제6 에피택셜 패턴(E6)의 최하부의 높이는 제6 핀형 패턴(F6)의 상면의 높이보다 낮을 수 있다. 즉, 제6 에피택셜 패턴(E6)의 최하부의 높이는 제2 레벨(L2)보다 낮을 수 있다.
제6 에피택셜 패턴(E6)의 하면은 제6 핀형 패턴(F6)의 상면으로부터 멀어질수록 높이가 낮아지는 하강부(k1)와 하강부(k1)와 이어지고, 상기 제6 핀형 패턴(F6)의 상면으로부터 멀어질수록 높이가 높아지는 상승부(k2)를 포함할 수 있다. 하강부(k1)와 상승부(k2)는 제1 돌출점(k3-1) 및 제2 돌출점(k3-2)에서 서로 만날 수 있다. 제1 돌출점(k3-1)에서 제6 핀형 패턴(F6)까지의 거리(D1) 및 제2 돌출점(k3-2)에서 제6 핀형 패턴(F6)까지의 거리(D2)는 서로 다를 수 있다.
제5 내지 제8 에피택셜 패턴(E5~E8)은 하부 영역과, 상기 하부 영역 상에 형성되는 상부 영역을 포함하고, 상기 하부 영역은 높이가 높아질수록 폭이 넓어지고, 상기 상부 영역은 높이가 높아질수록 폭이 좁아질 수 있다.
제5 내지 제8 에피택셜 패턴(E5~E8)에서, 상기 상부 영역은 서로 대칭되는 제3 외면과 제4 외면을 포함하고, 상기 제3 및 제4 외면의 법선 방향은 상기 제3 및 제4 에피택셜 패턴에서 서로 다를 수 있다.
도 4 내지 도 6을 참조하면, 제1 영역(Ⅰ)에서의 제1 내지 제4 에피택셜 패턴(E1~E4)과 제1 내지 제4 핀형 패턴(F1~F4)이 만나는 계면의 제1 레벨(L1)은 제2 영역(Ⅱ)에서의 제5 내지 제8 에피택셜 패턴(E5~E8)과 제5 내지 제8 핀형 패턴(F5~F8)이 만나는 계면의 제2 레벨(L2)보다 낮을 수 있다. 즉, 제1 내지 제4 에피택셜 패턴(E1~E4)의 하면이 제5 내지 제8 에피택셜 패턴(E5~E8)의 하면보다 더 낮을 수 있다.
이는 제1 영역(Ⅰ)에서 제1 내지 제4 핀형 패턴(F1~F4)의 리세스된 깊이가 더 깊기 때문이다. 제1 영역(Ⅰ)에서는 제1 내지 제4 에피택셜 패턴(E1~E4)의 형상이 균일(regular)하게 형성되기 때문에 제1 내지 제3 핀형 패턴(F3)의 리세스(도 2의 F1r) 정도에 따라, 제1 내지 제4 에피택셜 패턴(E1~E4)의 전체 부피가 결정될 수 있다. 즉, 핀형 패턴의 기판(10)에서 멀어질수록 좁아질 수 있다. 따라서, 리세스(도 2의 F1r)가 깊어질수록 리세스된 핀형 패턴의 상면의 폭이 넓어질 수 있다. 제1 내지 제4 에피택셜 패턴(E1~E4)의 전체 부피는 결정 방향에 따라 형성되므로 노출된 핀형 패턴의 상면의 폭에 따라 결정될 수 있다.
이에 반해, 제2 영역(Ⅱ)에서는 제5 내지 제8 에피택셜 패턴(E5~E8)의 형상이 불균일(irregular)하므로 노출된 핀형 패턴의 상면의 폭이 제5 내지 제8 에피택셜 패턴(E5~E8)의 부피에 영향을 주지 못한다. 단지, 얼만큼의 시간 동안 제5 내지 제8 에피택셜 패턴(E5~E8)이 성장하였는지가 제5 내지 제8 에피택셜 패턴(E5~E8)의 부피를 결정할 수 있다. 따라서, 제1 영역(Ⅰ)과 달리 제2 영역(Ⅱ)에서는 굳이 핀형 패턴의 리세스를 깊게 형성할 필요가 없다. 따라서, 제1 영역(Ⅰ)의 핀형 패턴과 에피택셜 패턴의 계면의 높이, 즉 제1 레벨(L1)은 제2 영역(Ⅱ)의 핀형 패턴과 에피택셜 패턴의 계면의 높이, 즉 제2 레벨(L2)보다 낮을 수 있다.
제2 영역(Ⅱ)의 제5 내지 제8 핀형 패턴(F5~F8)의 상면은 제2 레벨(L2)에 형성되므로 제1 레벨(L1)에 형성되는 제1 영역(Ⅰ)의 제1 내지 제4 핀형 패턴(F1~F4)의 상면보다 높을 수 있다. 이에 따라 제2 영역(Ⅱ)의 제5 내지 제8 핀형 패턴(F5~F8)의 상면의 폭(W2)은 제1 영역(Ⅰ)의 제1 내지 제4 핀형 패턴(F1~F4)의 상면의 폭보다 좁을 수 있다.
또한, 제2 영역(Ⅱ)의 제5 내지 제8 핀형 패턴(F5~F8)은 측면에 단차(S)를 포함할 수 있다. 도 6을 참고하여, 제5 내지 제8 핀형 패턴(F5~F8)의 단차(S)를 설명하되, 편의상 제6 핀형 패턴(F6)을 예시로 설명한다. 제6 핀형 패턴(F6)뿐만 아니라 제5 핀형 패턴(F5), 제7 핀형 패턴 및 제8 핀형 패턴(F8)도 동일하게 단차(S)를 포함할 수 있다.
제6 핀형 패턴(F6)은 하부, 상부 및 단차(S)를 포함할 수 있다. 구체적으로, 제6 핀형 패턴(F6)은 단차(S)에 의해서 하부와 상부로 구분될 수 있다. 즉, 제6 핀형 패턴(F6)의 하부는 기판(10)에서 돌출된 제6 핀형 패턴(F6)의 단차(S)까지의 부분으로 정의될 수 있다. 마찬가지로 제6 핀형 패턴(F6)의 상부는 단차(S) 부터 제6 핀형 패턴(F6)의 최상부까지로 정의될 수 있다. 제6 핀형 패턴(F6)의 하부의 폭(W1)은 제6 핀형 패턴(F6)의 상부의 폭(W2)보다 클 수 있다.
"단차"는 본 명세서에서 표면의 기울기가 감소하다가 다시 증가하는 지점 혹은 영역을 의미하거나, 표면의 기울기가 증가하다가 다시 감소하는 지점 혹은 영역을 의미한다. 즉, "단차"는 표면의 프로파일의 변곡점(point of inflection)을 포함하는 의미일 수 있다. 다시 말하면, "단차"는 표면의 프로파일이 위로 볼록 곡선에서 아래로 볼록 곡선으로 변하는 지점 혹은 영역이거나, 표면의 프로파일이 아래로 볼록 곡선에서 위로 볼록 곡선으로 변하는 지점 혹은 영역일 수 있다. 즉, "단차"는 프로파일의 기울기의 변화량의 부호가 바뀌는 지점 혹은 영역을 의미한다.
따라서, 단차(S)는 제6 핀형 패턴(F6)의 측면 프로파일의 기울기의 변화량의 부호가 바뀌는 지점 혹은 영역일 수 있다. 즉, 단차(S)는 제6 핀형 패턴(F6)의 측면의 프로파일이 위로 볼록 곡선에서 아래로 볼록 곡선으로 변하는 지점 혹은 영역이거나, 아래로 볼록 곡선에서 위로 볼록 곡선으로 변하는 지점 혹은 영역일 수 있다.
제1 영역(Ⅰ)의 제1 내지 제4 핀형 패턴(F1~F4) 역시 도 3에서 도시되었듯이 단차를 포함하지만, 제1 내지 제4 에피택셜 패턴(E1~E4)이 형성된 단면인 도 4에서는 상기 단차가 보이지 않는다. 이는, 제1 영역(Ⅰ)의 제1 내지 제4 핀형 패턴(F1~F4)의 리세스(도 2의 F1r)가 더 깊게 형성되어 단차가 보이지 않을 수 있다.
다시, 도 4를 참조하면, 제2 영역(Ⅱ)의 제6 에피택셜 패턴(E6) 및 제7 에피택셜 패턴(E7)은 서로 접할 수 있다. 즉, 제6 에피택셜 패턴(E6) 및 제7 에피택셜 패턴(E7)은 서로 머지(merge)될 수 있다.
제1 영역(Ⅰ)의 제1 내지 제4 에피택셜 패턴(E1~E4)은 서로 접하지 않고 각각 서로에게서 이격될 수 있다. 이에 반해서, 제5 내지 제8 에피택셜 패턴(E5~E8) 중 적어도 하나는 서로 접할 수 있다. 이는, 제1 영역(Ⅰ)의 에피택셜 패턴보다 제2 영역(Ⅱ)의 에피택셜 패턴의 폭이 더 크게 성장되기 때문이다.
위에서 설명했듯이, 제5 핀형 패턴(F5) 및 제8 핀형 패턴(F8)은 각각 제1 트렌치(T1) 및 제3 트렌치(T3) 방향으로 기울어질 수 있다. 이에 따라, 제5 핀형 패턴(F5)과 제6 핀형 패턴 사이의 거리와 제7 핀형 패턴(F7)과 제8 핀형 패턴(F8) 사이의 거리는 제6 핀형 패턴(F6)과 제7 핀형 패턴(F7) 사이의 거리보다 멀 수 있다. 이에 따라, 제6 에피택셜 패턴(E6)과 제7 에피택셜 패턴(E7)이 서로 접할 확률이 제5 에피택셜 패턴(E5)과 제6 에피택셜 패턴(E6)이 서로 접할 확률 및 제7 에피택셜 패턴(E7)과 제8 에피택셜 패턴(E8)이 서로 접할 확률보다 높을 수 있다. 단, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 제5 에피택셜 패턴(E5)과 제6 에피택셜 패턴(E6) 또는 제7 에피택셜 패턴(E7)과 제8 에피택셜 패턴(E8)이 서로 접할 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 영역(Ⅱ)에서 제6 에피택셜 패턴(E6) 및 제7 에피택셜 패턴(E7)이 서로 접함에 따라, 에어 갭(G)이 형성될 수 있다.
에어 갭(G)은 제6 핀형 패턴(F6)과 제7 핀형 패턴(F7) 사이에 형성될 수 있다. 에어 갭(G)은 제1 층간 절연막(20) 상에 형성될 수 있다. 에어 갭(G)은 제6 에피택셜 패턴(E6) 및 제7 에피택셜 패턴(E7)으로 덮힐 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 매우 작은 스케일의 소자에서 에피택셜 패턴을 성장시켜 집적도를 향상시킬 수 있다. 나아가, 본 발명의 몇몇 실시예에 따른 반도체 장치는 PMOS 영역과 달리 NMOS 영역에서만 소오스/드레인의 머지(merge)를 선택적으로 발생시켜 NMOS 영역의 컨택 저항을 낮출 수 있고, PMOS 영역에서의 고집적도를 유지할 수 있다. 또한, 이러한 2개의 영역의 형성을 한번에 함으로써 공정의 단순화를 도모할수도 있다.
이하, 도 1 내지 도 3 및 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 6의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 도 3 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 잔여막(40)을 더 포함한다.
제1 잔여막(40)은 제1 영역(Ⅰ)에는 형성되지 않고, 제2 영역(Ⅱ)에 형성될 수 있다. 제1 잔여막(40)은 제5 내지 제8 핀형 패턴(F5~F8)의 양 측면에 각각 형성될 수 있다. 제1 잔여막(40)은 제1 층간 절연막(20) 상에 형성될 수 있다.
제1 잔여막(40)은 제1 층간 절연막(20)의 상면의 일부를 따라서 형성될 수 있다. 제1 잔여막(40)은 제1 층간 절연막(20)의 상면의 나머지 일부를 노출시킬 수 있다. 제1 잔여막(40)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 잔여막(40)은 본 발명의 몇몇 실시예에 따른 반도체 장치의 형성 공정에서 형성된지 제거 공정에 따라 완전히 제거되지 못하고 남아있는 막질일 수 있다.
이하, 도 1 내지 도 3 및 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 7의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 도 3 및 도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 잔여막(45)을 더 포함한다.
제2 잔여막(45)은 제1 영역(Ⅰ)에 형성될 수 있다. 제2 잔여막(45)은 제1 내지 제4 핀형 패턴(F1~F4)의 양 측면에 각각 형성될 수 있다. 제2 잔여막(45)은 제1 층간 절연막(20) 상에 형성될 수 있다.
제2 잔여막(45)은 제2 층간 절연막(30)의 상면의 일부를 따라서 형성될 수 있다. 제2 잔여막(45)은 제1 층간 절연막(20)의 상면의 나머지 일부를 노출시킬 수 있다. 제2 잔여막(45)은 제1 잔여막(40)과 동일한 물질을 포함할 수 있다. 제2 잔여막(45)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제2 잔여막(45)은 본 발명의 몇몇 실시예에 따른 반도체 장치의 형성 공정에서 형성된지 제거 공정에 따라 완전히 제거되지 못하고 남아있는 막질일 수 있다.
제2 잔여막(45)의 두께는 제1 잔여막(40)의 두께보다 얇을 수 있다. 제2 잔여막(45)의 길이는 제1 잔여막(40)의 길이보다 얇을 수 있다. 이는 제1 영역(Ⅰ)의 제1 내지 제4 핀형 패턴(F1~F4)의 상면이 제2 영역(Ⅱ)의 제5 내지 제8 핀형 패턴(F5~F8)의 상면보다 더 깊게 리세스되었기 때문이다.
이하, 도 1 내지 도 3 및 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 8의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 도 3 및 도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제3 트렌치(T1~T3)는 돌출부(P)를 포함한다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제3 트렌치(T1~T3)의 하면은 제1 내지 제6 쉘로우 트렌치(ST1~ST6)의 하면보다 깊게 형성될 수 있다. 즉, 제1 내지 제3 트렌치(T1~T3)는 깊은(deep) 트렌치일 수 있다.
상기 깊은 트렌치를 형성하기 위한 식각 공정에 따라서, 제1 내지 제3 트렌치(T1~T3) 내에 돌출부(P)가 형성될 수 있다. 제1 트렌치(T1)는 돌출부(P)를 기준으로 양쪽에 서로 다른 깊이의 트렌치를 형성할 수 있다. 제1 트렌치(T1)에서 돌출부(P)를 기준으로 제4 핀형 패턴(F4) 또는 제5 핀형 패턴(F5)에 가까운 쪽에는 제1 내지 제6 쉘로우 트렌치(ST1~ST6)와 유사한 깊이를 가질 수 있고, 제1 트렌치(T1)에서 돌출부(P)를 기준으로 제4 핀형 패턴(F4) 또는 제5 핀형 패턴(F5)에 먼 쪽에는 제1 내지 제6 쉘로우 트렌치(ST1~ST6)보다 깊은 깊이를 가지를 수 있다.
제2 트렌치(T2) 및 제3 트렌치(T3)도 각각 제1 핀형 패턴(F1) 및 제8 핀형 패턴(F8)과 가까운 쪽에는 제1 내지 제6 쉘로우 트렌치(ST1~ST6)와 유사한 깊이를 가질 수 있고, 돌출부(P)를 기준으로 제1 핀형 패턴(F1) 및 제8 핀형 패턴(F8) 각각의 먼 쪽에는 제1 내지 제6 쉘로우 트렌치(ST1~ST6)보다 깊은 깊이를 가지를 수 있다.
이하, 도 1 내지 도 3 및 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 9의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 도 3 및 도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 라이너(50)를 포함한다.
라이너(50)는 제1 내지 제8 핀형 패턴(F1~F8)의 측면에 형성될 수 있다. 라이너(50)는 제1 내지 제8 핀형 패턴(F1~F8)의 측면의 표면의 프로파일을 따라 컨포말하게(conformally) 형성될 수 있다. 라이너(50)는 제1 내지 제8 핀형 패턴(F1~F8)과 제1 층간 절연막(20)의 사이에 형성될 수 있다. 라이너(50)는 그 재질 및 제조 공정에 따라 제1 내지 제8 핀형 패턴(F1~F8)의 표면뿐만 아니라 기판(10)의 상면에도 형성될 수도 있다.
라이너(50)는 제1 내지 제8 핀형 패턴(F1~F8)의 채널 영역에 제1 응력을 인가하는 물질로 형성될 수 있다. 라이너(50)는 상기 제1 내지 제8 핀형 패턴(F1~F8)의 채널 영역에 제1 응력을 도입함으로써 상기 채널 영역에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 본 발명의 몇몇 실시예들에서, 상기 채널 영역이 N 형 채널 영역인 제5 내지 제8 핀형 패턴(F5~F8)의 경우 상기 라이너(50)는 상기 채널 영역에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 라이너(50)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 라이너(50)는 약 10 ∼ 100 Å의 두께를 가질 수 있다. 반대로 상기 채널 영역이 P 형 채널 영역인 제1 내지 제4 핀형 패턴(F1~F4)의 경우 상기 라이너(50)는 상기 채널 영역에 압축 응력을 인가하는 물질로 이루어질 수 있다.
이하, 도 1 내지 도 3 및 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 10의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 도 3 및 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 절연 라이너(60)를 더 포함한다.
절연 라이너(60)는 라이너(50) 및 제1 내지 제8 핀형 패턴(F1~F8) 사이에 형성될 수 있다.
절연 라이너(60)는 산화막으로 이루어질 수 있다. 예를 들면, 상기 절연 라이너(60)는 자연산화막으로 이루어질 수 있다. 일부 실시예들에서, 절연 라이너(60)를 구성하는 산화막은 제1 내지 제8 핀형 패턴(F1~F8)의 표면을 열산화시키는 공정을 수행하여 얻어질 수 있다. 일부 실시예들에서, 절연 라이너(60)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
이하, 도 1 내지 도 3 및 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 11의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 도 3 및 도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제7 컨택(C1~C7)를 더 포함한다.
제1 영역(Ⅰ)에서, 제1 내지 제4 컨택(C1~C4)은 각각 제1 내지 제4 에피택셜 패턴(E1~E4) 상에 형성될 수 있다. 제1 내지 제4 컨택(C1~C4)은 제1 내지 제4 에피택셜 패턴(E1~E4)과 전기적 물리적으로 연결될 수 있다.
제2 영역(Ⅱ)에서 제5 컨택(C5) 및 제7 컨택(C7)은 각각 제5 에피택셜 패턴(E5) 및 제8 에피택셜 패턴(E8) 상에 형성될 수 있다. 제5 컨택(C5) 및 제7 컨택(C7)은 각각 제5 에피택셜 패턴(E5) 및 제8 에피택셜 패턴(E8)과 전기적 물리적으로 연결될 수 있다.
제6 컨택(C6)은 제5 에피택셜 패턴(E5) 및 제6 에피택셜 패턴(E6) 상에 형성될 수 있다. 제6 컨택(C6)은 제1 내지 제5 컨택(C1~C5) 및 제7 컨택(C7)보다 더 넓은 폭을 가질 수 있다. 단, 이에 제한되는 것은 아니다.
제6 에피택셜 패턴(E6) 및 제7 에피택셜 패턴(E7)은 서로 머지(merge)되어 있으므로, 제6 컨택(C6)은 제6 에피택셜 패턴(E6) 및 제7 에피택셜 패턴(E7) 상에 같이 형성될 수 있다. 제6 에피택셜 패턴(E6) 및 제7 에피택셜 패턴(E7)은 제7 컨택(C7)과 물리적 전기적으로 연결될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치 제조방법에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 13을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 F1~F8: 제1 내지 제8 핀형 패턴
E1~E8: 제1 내지 제8 에피택셜 패턴

Claims (20)

  1. 제1 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되고, 상기 기판보다 돌출된 제1 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 상에 제1 볼록 다각형으로 형성되고, 상기 제1 볼록 다각형은 제1 내각을 포함하는 제1 에피택셜 패턴;
    상기 제2 핀형 패턴 상에 제2 볼록 다각형으로 형성되고, 상기 볼록 다각형은 상기 제1 내각과 동일한 제2 내각을 포함하고, 상기 제1 에피택셜 패턴과 이격되는 제2 에피택셜 패턴;
    상기 제2 영역에 형성되고, 상기 기판보다 돌출된 제3 및 제4 핀형 패턴;
    상기 제3 핀형 패턴 상에 제3 볼록 다각형으로 형성되고, 상기 제3 볼록 다각형은 제3 내각을 포함하는 제3 에피택셜 패턴; 및
    상기 제4 핀형 패턴 상에 제4 볼록 다각형으로 형성되고, 상기 제4 볼록 다각형은 상기 제3 내각과 다른 제4 내각을 포함하고, 상기 제3 에피택셜 패턴과 접하는 제4 에피택셜 패턴을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 핀형 패턴의 상면의 높이는 상기 제3 및 제4 핀형 패턴의 상면의 높이보다 낮은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 핀형 패턴의 상면의 폭은 상기 제3 및 제4 핀형 패턴의 상면의 폭보다 넓은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 영역에 형성되고, 상기 제1 및 제2 핀형 패턴의 일 측에 형성되고, 상기 제1 및 제2 핀형 패턴과 멀어지는 방향으로 기울어진 제5핀과,
    상기 제2 영역에 형성되고, 상기 제3 및 제4 핀형 패턴의 일 측에 형성되고, 상기 제3 및 제4 핀형 패턴과 멀어지는 방향으로 기울어진 제6핀을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 기판 상에 상기 제1 및 제2 영역을 정의하는 제1 트렌치를 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 쉘로우 트렌치와,
    상기 제3 및 제4 핀형 패턴 사이에 형성되는 제2 쉘로우 트렌치를 더 포함하고,
    상기 제1 트렌치의 깊이는 상기 제1 및 제2 쉘로우 트렌치보다 깊거나 같은 반도체 장치.
  7. 제1 항에 있어서,
    상기 제3 및 제4 에피택셜 패턴의 최하부의 높이는 상기 제3 및 제4 핀형 패턴의 상면의 높이보다 낮은 반도체 장치.
  8. 제7 항에 있어서,
    상기 제3 및 제4 에피택셜 패턴의 하면은 상기 제3 및 제4 핀형 패턴의 상면으로부터 멀어질수록 높이가 낮아지는 하강부와,
    상기 하강부와 이어지고, 상기 제3 및 제4 핀형 패턴의 상면으로부터 멀어질수록 높이가 높아지는 상승부를 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 내지 제4 핀형 패턴의 측면에 컨포말하게(conformally) 형성되는 라이너를 더 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 내지 제4 핀형 패턴의 측면에 형성되는 제1 필드 절연막과,
    상기 제3 및 제4 핀형 패턴의 측면에, 상기 제1 필드 절연막 상에 형성되는 제2 필드 절연막을 더 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 필드 절연막은 산화막을 포함하고,
    상기 제2 필드 절연막은 질화막을 포함하는 반도체 장치.
  12. 제10 항에 있어서,
    상기 제1 및 제2 핀형 패턴의 측면에, 상기 제2 필드 절연막 상에 형성되는 제3 필드 절연막을 더 포함하고,
    상기 제3 필드 절연막의 두께는 상기 제2 필드 절연막의 두께보다 얇은 반도체 장치.
  13. 제1 영역, 제2 영역 및 상기 제1 및 제2 영역을 정의하는 제1 트렌치를 포함하는 기판으로서, 상기 제1 트렌치는 서로 대향하는 제1 및 제2 측면을 포함하고, 상기 제1 측면은 상기 제1 영역과 접하고, 상기 제2 측면은 상기 제2 영역과 접하는 기판;
    상기 제1 영역에서, 상기 기판보다 돌출되고, 상기 제1 측면에 접하고, 상기 제1 측면으로 기울어진 제1 핀형 패턴;
    상기 제1 영역에서 상기 기판보다 돌출되고, 상기 제1 핀형 패턴보다 상기 제1 트렌치에서 멀리 위치하는 제2 핀형 패턴;
    상기 제2 영역에서, 상기 기판보다 돌출되고, 상기 제2 측면에 접하고, 상기 제2 측면으로 기울어진 제3 핀형 패턴;
    상기 제2 영역에서 상기 기판보다 돌출되고, 상기 제3 핀형 패턴보다 상기 제1 트렌치에서 멀리 위치하는 제4 핀형 패턴;
    상기 제1 및 제2 핀형 패턴 상에 각각 형성되는 제1 및 제2 에피택셜 패턴으로서, 상기 제1 및 제2 에피택셜 패턴의 하면은 제1 높이에서 형성되는 제1 및 제2 에피택셜 패턴; 및
    상기 제3 및 제4 핀형 패턴 상에 각각 형성되는 제3 및 제4 에피택셜 패턴으로서, 상기 제3 및 제4 에피택셜 패턴의 하면은 상기 제1 높이보다 높은 제2 높이에서 형성되는 제3 및 제4 에피택셜 패턴을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 쉘로우 트렌치와,
    상기 제3 및 제4 핀형 패턴 사이에 형성되는 제2 쉘로우 트렌치를 더 포함하고,
    상기 제1 트렌치의 폭은 상기 제1 및 제2 쉘로우 트렌치의 폭보다 넓은 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 트렌치의 일부를 채우는 필드 절연막을 더 포함하고,
    상기 필드 절연막은 인장 스트레스(tensile stress) 특성을 가지는 반도체 장치.
  16. 제13 항에 있어서,
    상기 제3 및 제4 에피택셜 패턴 사이에 형성되는 에어 갭을 더 포함하는 반도체 장치.
  17. 제13 항에 있어서,
    상기 제1 및 제2 에피택셜 패턴은 제1 하부 영역과, 상기 제1 하부 영역 상에 형성되는 제1 상부 영역을 포함하고,
    상기 제1 하부 영역은 높이가 높아질수록 폭이 넓어지고,
    상기 제1 상부 영역은 높이가 높아질수록 폭이 좁아지는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 상부 영역은 서로 대칭되는 제1 외면과 제2 외면을 포함하고,
    상기 제1 외면의 법선 방향은 상기 제1 및 제2 에피택셜 패턴에서 동일한 반도체 장치.
  19. 제17 항에 있어서,
    상기 제3 및 제4 에피택셜 패턴은 제2 하부 영역과, 상기 제2 하부 영역 상에 형성되는 제2 상부 영역을 포함하고,
    상기 제2 하부 영역은 높이가 높아질수록 폭이 넓어지고,
    상기 제2 상부 영역은 높이가 높아질수록 폭이 좁아지는 반도체 장치.
  20. 제1 영역, 제2 영역 및 상기 제1 및 제2 영역을 정의하는 제1 트렌치를 포함하는 기판으로서, 상기 제1 트렌치는 서로 대향하는 제1 및 제2 측면을 포함하고, 상기 제1 측면은 상기 제1 영역과 접하고, 상기 제2 측면은 상기 제2 영역과 접하는 기판;
    상기 제1 영역에 형성되는 제1 핀형 구조체로서, 상기 기판 상에 돌출되는 제1 및 제2 핀형 패턴과, 상기 제1 및 제2 핀형 패턴 상에 각각 형성되어 서로 이격되는 제1 및 제2 에피택셜 패턴을 포함하는 제1 핀형 구조체; 및
    상기 제2 영역에 형성되는 제2 핀형 구조체로서, 상기 기판 상에 돌출되는 제3 및 제4 핀형 패턴과, 상기 제3 및 제4 핀형 패턴 상에 각각 형성되어 서로 접하는 제3 및 제4 에피택셜 패턴과, 상기 제3 및 제4 핀형 패턴과 상기 제3 및 제4 에피택셜 패턴 사이에 형성되는 에어갭을 포함하는 제2 핀형 구조체를 포함하는 반도체 장치.
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