KR20130040686A - 3차원 트랜지스터 응용제품에 대하여 플라즈마 도핑 및 에칭을 사용하는 선택적 핀 형상화 공정 - Google Patents

3차원 트랜지스터 응용제품에 대하여 플라즈마 도핑 및 에칭을 사용하는 선택적 핀 형상화 공정 Download PDF

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Abstract

반도체 장치는 형상화된(shaped) 핀과 레귤러 핀을 갖는 핀 전계 효과 트랜지스터(FinFET)를 포함한다. 형상화된 핀은 레귤러 핀의 상부 부분보다 작거나, 크거나, 얇거나 또는 짧을 수 있는 상부 부분을 갖는다. 형상화된 핀과 레귤러 핀의 하부 부분은 동일하다. FinFET는 하나 이상의 형상화된 핀만, 또는 하나 이상의 레귤러 핀만, 또는 형상화된 핀과 레귤러 핀의 혼합을 가질 수 있다. 하나의 핀을 형상화하기 위한 반도체 제조 공정은 하나의 핀의 포토리소그래픽 개구를 형성하고, 핀의 일부를 선택적으로 도핑하고, 핀의 일부를 에칭하는 것을 포함한다.

Description

3차원 트랜지스터 응용제품에 대하여 플라즈마 도핑 및 에칭을 사용하는 선택적 핀 형상화 공정{SELECTIVE FIN-SHAPING PROCESS USING PLASMA DOPING AND ETCHING FOR 3-DIMENSIONAL TRANSISTOR APPLICATIONS}
본 개시는 일반적으로 집적 회로 디바이스에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터(FinFET; fin field-effect transistor)를 형성하기 위한 방법 및 구조에 관한 것이다.
급속하게 발전하는 반도체 제조 산업에 있어서, 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) FinFET 디바이스는 많은 로직 및 기타 응용제품에 사용될 수 있으며, 다양한 상이한 유형의 반도체 디바이스로 통합된다. FinFET 디바이스는 통상적으로 트랜지스터에 대한 채널 및 소스/드레인 영역이 형성되는 높은 종횡비의 반도체 핀을 포함한다. 게이트는 반도체 핀의 일부의 측면 위에 그 측면을 따라 형성된다. FinFET에서의 채널 및 소스/드레인 영역의 증가된 표면적의 결과로서 더 빠르고 보다 신뢰성있으며 보다 잘 제어되는 반도체 트랜지스터 디바이스가 된다.
처음부터 각각의 FinFET의 경계를 정의하는 CAD(computed-aided design) 층으로써 FinFET 구조를 이용해 새로 발전된 설계가 만들어진다. 제조 공정이 점점 더 작은 기술 노드로 진행됨에 따라, 원래는 더 큰 기술 노드에서 설계된 디바이스는 증가된 성능과 효율성 그리고 감소된 다이 사이즈와 같이 어느 정도 더 작은 기술 노드로 제조하는 것으로부터의 이점을 얻을 수 있다. 마찬가지로, 플래너(planar) 트랜지스터를 사용하여 설계되는 디바이스는 FinFET를 사용하여 제조함으로써 이점을 얻을 수 있다. 그러나, 플래너 구조 레이아웃과 FinFET 구조 레이아웃에 상이한 설계 규칙이 적용되기 때문에, 플래너 레이아웃으로부터 FinFET 레이아웃으로 디바이스의 일부를 수동으로 변환하는 것은 새로운 설계를 만드는 것과 흡사할 수 있으며, 매우 자원 집약적인 공정이다. 플래너 트랜지스터를 사용하여 이미 제조되어 있는 제품에 대하여, 플래너 트랜지스터의 적어도 전기적 등가물인 FinFET를 형성하는 변환이 추구된다. 이러한 것으로서, 구식 플래터 구조 레이아웃을 FinFET 구조 레이아웃으로 자동으로 변환하기 위한 개선된 방법이 계속해서 추구되고 있다.
본 발명은 핀 전계 효과 트랜지스터(FinFET)를 형성하기 위한 방법 및 구조를 제공하고자 한다.
반도체 장치는 형상화된(shaped) 핀과 레귤러(regular) 핀을 갖는 핀 전계 효과 트랜지스터(FinFET)를 포함한다. 형상화된 핀은 레귤러 핀의 상부 부분보다 작거나, 크거나, 얇거나 또는 짧을 수 있는 상부 부분을 갖는다. 형상화된 핀과 레귤러 핀의 하부 부분은 동일하다. FinFET는 하나 이상의 형상화된 핀만, 또는 하나 이상의 레귤러 핀만, 또는 형상화된 핀과 레귤러 핀의 혼합을 가질 수 있다. 하나의 핀을 형상화하기 위한 반도체 제조 공정은 하나의 핀의 포토리소그래픽 개구를 형성하고, 핀의 일부를 선택적으로 도핑하고, 핀의 일부를 에칭하는 것을 포함한다.
본 발명에 따라 3차원 트랜지스터 응용제품에 대하여 플라즈마 도핑 및 에칭을 사용하는 선택적 핀 형상화 공정을 제공할 수 있다.
본 개시는 첨부 도면과 함께 다음의 상세한 설명으로부터 잘 이해할 수 있을 것이다. 산업계에서의 표준 실시에 따라 다양한 특징들이 실제 축척대로 도시된 것은 아님을 강조한다. 사실상, 다양한 특징들의 치수는 설명을 명확하게 하기 위하여 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 핀 전계 효과 트랜지스터(FinFET)를 예시한다.
도 2는 본 개시의 다양한 실시예에 따라 FinFET 구조를 제조하는 방법의 흐름도를 예시한다.
도 3a 및 도 3b는 본 개시의 다양한 실시예에 따라 부분적으로 제조된 FinFET를 예시한다.
도 4a, 도 5a, 및 도 6a는 본 개시에 따른 핀 단축화(shortening) 실시예를 예시한다.
도 4b, 도 5b, 및 도 6b는 본 개시에 따른 핀 세선화(thinning) 실시예를 예시한다.
도 7, 도 8, 및 도 10은 본 개시의 다양한 실시예에 따른 핀 형성 공정을 예시한다.
도 9a 및 도 9b는 본 개시의 다양한 실시예에 따른 핀 형상화 공정을 예시한다.
예시적인 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시는 광범위하게 다양한 구체적 맥락으로 구현될 수 있는 많은 적용 가능한 본 발명의 개념을 제공하는 것임을 알아야 한다. 컴포넌트 및 구성의 특정 예가 본 개시를 단순하게 하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 다음의 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은 제1 및 제2 특징부가 직접 접촉하도록 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예를 포함할 수도 있다. 물론, 설명에서 특징부가 서로 직접 접촉하고 있는지 여부를 구체적으로 서술할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 설명되는 구체적 실시예는 단지 예시적인 것이며 본 발명의 범위를 한정하지 않는다.
FinFET는 일반적으로 2가지 방식 중의 하나로 형성되는 실질적으로 장방형(rectangular)인 핀 구조를 사용한다. 하나의 방법에서, 기판(101)으로서 도 1에 도시된 벌크 실리콘 재료 상에 먼저 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부(105)가 형성된다. STI 특징부들 사이의 트렌치의 바닥은 노출된 벌크 실리콘이다. 그 다음, 예를 들어 에피텍셜 공정을 사용함으로써 실리콘이 트렌치에 성장되어 핀(103)을 형성한다. 원하는 핀 높이에 이르면, 핀의 일부를 노출시키도록 STI(105)가 핀의 상부 아래의 레벨까지 에칭된다. 핀의 노출된 부분은 상부 부분(107)이 되고, 매립된(embedded) 부분은 하부 부분(109)이 된다. 벌크 실리콘 재료(101)는 실리콘 기판이거나, 또는 SOI(silicon-on-insulator)와 아래의 실리콘 기판 사이에 배리어 산화물(BOX) 층을 갖는 SOI와 같은 증착된 실리콘일 수 있다. 이 방법을 사용하여, STI 특징부는 핀의 크기 및 형상을 정의한다. 트렌치가 형성될 때 사용되는 에칭 파라미터에 따라, 핀은 도 1에 도시된 바와 같이 핀의 하부 부분에서의 약간의 기울기를 비롯하여 다양한 실질적으로 장방형인 형상을 가질 수 있다.
다른 방법에서, 기판 상의 벌크 실리콘은 벌크 실리콘 상에 하드마스크 층을 먼저 패터닝하고 증착함으로써 장방형 핀 형상으로 에칭된다. 하드마스크는 핀의 상부를 덮는 패턴을 형성한다. 그 다음, 벌크 실리콘은 하드마스크 층에 의해 덮인 영역 사이에 트렌치를 형성하도록 에칭된다. 트렌치는 유전체 재료, 보통 실리콘 산화물을 증착함으로써 쉘로우 트렌치 아이솔레이션(STI) 특징부(105) 안에 형성된다. 유전체 재료는 보통 핀(103) 그리고 아직 제거되지 않은 경우 선택적으로 하드마스크 층을 완전히 덮도록 그 이상으로 증착된다. 핀/하드마스크의 상부 표면까지 유전체 재료가 평탄화되며, 그 다음 핀의 일부가 STI 위로 돌출하도록 핀의 상부 아래의 레벨까지 에칭된다. 돌출된 핀 부분은 상부 부분(107)이 되고, 매립된 핀 부분은 하부 부분(109)이 된다.
제2 방법의 변형예에서, 벌크 실리콘으로의 에칭을 위한 하드마스크가 맨드렐(mandrel)을 사용한 공정에 의해 형성된다. 포토레지스트 패턴이 형성되고 맨드렐 패턴을 에칭하는데 사용된다. 그 다음, 등각의(conformal) 스페이서 재료가 맨드렐 주변에 증착된다. 등각의 스페이서는 보통 맨드렐보다 더 얇은 스페이서 측벽을 형성하는 하드마스크 재료로 형성된다. 그 다음, 후속 에칭 동작에서 스페이서 사이의 맨드렐 재료는 뒤에 스페이서만 남기도록 제거된다. 그러면 스페이서의 일부는 핀 구조를 형성하도록 아래의 실리콘 층을 에칭하기 위한 하드마스크로서 사용된다. 맨드렐/스페이서 방법을 사용하여, 제1 방법 또는 변형되지 않은 제2 방법보다 함께 더 밀접한 더 얇은 핀들이 형성될 수 있다. 노출된 핀 부분(107)은 높이 치수(h), 폭 치수(w), 및 길이 치수(l)를 갖는다. FinFET의 일부 전기적 특성은 이들 치수에 관련하여 정의될 수 있다. 예를 들어, 트랜지스터에 대한 유효 채널 폭은 게이트 아래의 핀의 치수를 사용하여 계산될 수 있다. 도 1에 도시된 바와 같이, 유효 채널 폭은 2 핀 또는 2 x (2h + w)이다. 유효 채널 폭은 핀들 사이의 간격을 포함하지 않음을 유의하자. 이들 핀들은 모두 동일한 높이 및 폭 치수를 갖기 때문에 본 명세서에서 레귤러(regular) 핀으로 지칭된다.
나머지 FinFET 형성 공정 단계들은 본 개시에 대한 맥락을 제공하도록 여기에 기재된다. 게이트 유전체 층(113) 및 게이트 전극 층(111)은 좁아진 핀 및 STI 층 위에 증착된다. 게이트 유전체 층(113)은 높은 유전체 상수(하이 k) 유전체 재료로 형성된다. 예시적인 하이 k 재료는 약 4.0보다 크거나, 심지어는 약 7.0보다 큰 k 값을 가질 수 있고, Al2O3, HfAlO, HfAlON, 또는 AlZrO와 같은 알루미늄 함유 유전체; HfO2, HfSiOx, HfAlOx, HfZrSiOx, 또는 HfSiON과 같은 Hf 함유 재료; 및/또는 LaAlO3 또는 ZrO2와 같은 기타 재료를 포함할 수 있다. 게이트 전극 층(111)은 게이트 유전체 층(113) 상에 형성되며, 도핑된 폴리실리콘, 금속, 또는 금속 질화물과 같은 전도성 재료로 형성될 수 있다.
그 다음, 게이트 전극 층(111) 및 게이트 유전체 층(113)은 핀의 중간 부분 위에 게이트 스택을 형성하도록 패터닝된다. 이어서, 게이트 스택 아래에 있지 않은 핀 부분은 저농도 도핑된 드레인 및 소스(LDD; lightly doped drain and source) 영역을 형성하도록 선택적으로 도핑된다. 사용되는 도펀트는 트랜지스터의 전도 유형에 따라 좌우된다. LDD 영역은 이온 주입에 의해 또는 플라즈마 도핑에 의해 도핑될 수 있으며, 도펀트가 핀으로 증착되고 어닐링된다. 소스 및 드레인 영역이 게이트 스택에 걸쳐 형성된다. 소스 및 드레인 영역은 소스/드레인 영역에 이온 주입함으로써 또는 핀의 일부를 제거하고 소스/드레인 영역을 형성하도록 도핑 조건 하에 제거된 부분을 에피텍셜 재성장시킴으로써 형성될 수 있다.
회로 설계자는 다양한 기능을 수행하기 위한 전기적 특성에 따라 그의 설계에서의 트랜지스터를 지정한다. 고려되어야 할 전기적 특성은 무엇보다도 턴온(turn on) 전압(문턱 전압), 브레이크다운 전압, 온상태(on-state) 전류(Ion), 누설 전류를 포함한다. 온상태 전류는 게이트 전압이 문턱 전압과 동일할 때 트랜지스터를 통해 구동될 수 있는 전류이다. 온상태 전류는 채널 폭에 비례한다. 회로가 플래너 트랜지스터를 사용하여 설계될 때, 채널 폭은 트랜지스터를 단지 더 넓거나 더 좁게 만듬으로써 어느 값이든 될 수 있다. 그러나, FinFET를 이용하면, 채널 폭은 어느 값이든 될 수 없으며, 채널 폭은 단일 핀에 대한 치수의 정수 배이다. 예를 들어, FinFET 채널 폭은 2 핀 또는 3 핀이 될 수는 있지만, 2.5 핀이 될 수는 없다. 플래너 트랜지스터 기반의 설계가 FinFET 기반의 설계로 변환될 때, 플래너 트랜지스터는 정확하게 동일한 온상태 전류를 갖는 FinFET로 변환될 수 없다. 보통 온상태 전류의 범위가 허용될 수는 있지만, 회로 기능 및 응용에 따라, FinFET에 대한 채널 폭의 선택을 한정하는 것은 설계 유연성 및 플래너-FinFET 변환 정확도를 감소시킨다.
본 개시의 다양한 실시예는 개별 핀 폭 및 핀 높이 제어를 가능하게 하기 위한 선택적인 핀 형상화(fin-shaping) 공정과 관련된다. FinFET에서의 하나 이상의 핀을 형상화함으로써, FinFET의 채널 폭은 단일 핀 치수의 정수 배를 넘어 다양할 수 있다. 선택적인 핀 형상화는, 다른 직사각형 핀은 그대로 유지되는 동안, 형상화된 핀을 생성하는 어떤 다른 방식으로 하나 이상의 핀을 확장시키거나, 하나 이상의 핀을 단축시키거나(shorten), 하나 이상의 핀을 얇게 하거나, 모든 핀 치수를 동시에 감소시키거나, 또는 하나 이상의 핀의 형상을 변경할 수 있다. 예를 들어, 2.5 핀을 갖는 FinFET의 등가물이 하나의 핀의 크기를 감소시킴으로써 설계될 수 있다. 이점으로는, 개선된 회로 설계 유연성 그리고 플래너 기반의 설계로부터 FinFET 기반의 설계로 전환하려고 하는 설계자 및 파운드리에 대한 FinFET 공정 마진을 포함할 수 있다.
도 2를 참조하면, 선택적인 핀 형상화에 대한 공정 흐름(211)이 도시되어 있다. 동작 213에서, 쉘로우 트렌치 아이솔레이션(STI) 층에 부분적으로 매립된 핀이 반도체 기판 상에 형성된다. 여기에서 설명되는 바와 같이, 핀을 형성하는데 다수의 방법이 사용될 수 있다. 핀은 벌크 실리콘으로부터 에칭되거나 에피텍셜 성장될 수 있다.
동작 215에서, 핀을 완전히 덮도록 STI 층 위에 선택적인 유전체 층이 증착된다. 하나 이상의 핀이 확장되어야 할 경우, 선택적인 유전체 층이 사용된다. 하나 이상의 핀이 축소되어야 할 경우에는 선택적인 유전체 층이 필요하지 않다. 선택적인 유전체 층은 실리콘 산화물, 실리콘 질화물, 또는 아래의 STI 층보다 더 에칭하기가 용이한 또다른 유전체 층일 수 있다. 일부 경우에, 유전체 층 전에 에칭 정지 층이 증착될 수 있다. 이러한 경우에, 유전체 층은 STI 층과 동일한 재료일 수 있다. 도 3a는 동작 215 후의 부분 제조된 FinFET 구조를 예시한다. 핀(301)은 STI 층(303)에 의해 부분적으로 매립된다. 유전체 층(305)은 STI 층(303) 위에 증착되고 핀(301)을 완전히 덮는다.
도 2를 다시 참조하면, 동작 217에서는 포토레지스트 층이 핀 위에서 패터닝된다. 리소그래피 치수는 포토레지스트 층이 보호할 수 있는 최소 크기와 포토레지스트 패턴이 만들 수 있는 최소 크기 개구를 제한한다. 최소 개구는 보호될 최소 면적보다 더 작다. 다르게 말하자면, 개구는 하나의 핀 피치의 치수로 만들어질 수 있지만, 반대로 하나의 핀 피치를 덮는 보호 영역을 만들기에는 너무 작을 수 있다. 도 3a 및 도 3b에서, 포토레지스트 층(307)이 증착되고 개구(309)를 생성하도록 패터닝된다. 동작 215의 유전체 층이 증착되면, 도 3a에 도시된 바와 같이 포토레지스트는 유전체 층 위에 증착된다. 동작 215의 유전체 층이 증착되지 않은 경우에는, 도 3b에 도시된 바와 같이 STI 층 및 핀 바로 위에 포토레지스트가 증착된다.
다시 도 2를 참조하면, 선택적인 (점선) 동작 227에서, 노출된 단일 핀의 일부는 도펀트로 도핑된다. 도핑될 부분에 따라, 다수의 도핑 공정이 사용될 수 있다. 하나의 실시예에서, 핀의 맨 위의 작은 수직 부분은 이온 주입 공정을 사용함으로서 도핑될 수 있다. 도펀트 이온이 개구로 향해지지만, 개구의 종횡비로 인해, 도 4a에서 핀 팁(fin tip)(401)으로 도시된 핀의 상부 부분이 주로 도핑될 것이다. 도펀트는 실리콘 산화물 핀 팁을 형성하도록 산소일 수 있다. 도펀트는 실리콘 질화물 팁을 형성하도록 질소일 수 있다. 후속 에칭 절차에서 용이하게 제거될 수 있도록 핀 팁(401)의 화학적 특성을 효과적으로 변경하는 다른 도펀트가 사용될 수도 있다.
다른 실시예에서, 도 4b에 도시된 바와 같이, 핀의 외부 층(403)을 다른 재료로 전환하도록 등각의 플라즈마 도핑 공정이 사용된다. 플라즈마는 인시츄(in situ) 또는 원격으로 발생될 수 있다. 예를 들어, 산소 플라즈마가 핀의 외부 층 부분을 산화하는데 사용될 수 있다. 후속 에칭 절차에서 층(403)이 용이하게 제거될 수 있도록 핀의 외부 층(403)의 화학적 특성을 효과적으로 변경하기 위한 다른 도펀트를 포함하는 플라즈마가 또한 사용될 수 있다.
다시 도 2를 참조하면, 동작 229에서, 노출된 단일 핀의 일부가 에칭되고 제거된다. 제거되는 부분은 동작 227에서 도핑된 부분일 수 있다. 도핑 공정의 유형 및 다양한 재료의 에칭 선택도에 따라, 다수의 에칭 공정이 사용될 수 있다.
일부 실시예에서, 제거될 부분은 주로 핀의 팁에 위치된다. 이들 실시예는 핀의 폭을 아주 많이 변경하지 않고서 FinFET에서의 하나 이상의 핀을 단축시키는데 사용될 수 있다. 다양한 유형의 플라즈마 에칭이 핀 팁으로부터 도핑된 부분을 제거하는데 사용될 수 있다. 제거될 부분이 핀 팁에 있는 도 4a의 하나의 예에서, 바이어싱된 플라즈마가 핀의 팁에서의 재료를 제거하는데 사용될 수 있다. 제거될 재료에 따라, 플라즈마는 예를 들어 플루오르화탄소(fluorocarbon) 플라즈마를 이용해 수소 및 불소와 같은 활성 종을 포함할 수 있다. 플라즈마는 또한 대안으로서 또는 추가적으로 질소, 아르곤, 크립톤, 또는 제논과 같은 상대적 비활성 종을 포함할 수 있다. 예를 들어, 핀 팁이 실리콘 산화물인 경우, 이방성 플라즈마 에칭은 불소 기반의 에천트를 포함할 수 있다. 플라즈마 에천트는, 대부분의 STI 층을 제거하지 않으며 원치 않는 방식으로 핀을 형상화하지 않도록, 핀 상의 실리콘에 대하여 그리고 아래의 STI 층의 실리콘 산화물에 비해 핀 팁에서의 실리콘 산화물에 대하여 에칭 우선도(preference)를 가져야 한다. 기판을 향해 낮은 전력으로 바이어싱함으로써, 대부분의 입사각이 포토레지스트에 의해 차단되는 각도로 플라즈마를 기판으로 향하게 함으로써, 그리고 또한 상이한 에칭 선택도를 갖도록 도펀트 및 STI 재료를 선택함으로써, STI 층의 부수적인 에칭이 최소화될 수 있다.
다른 예에서, 핀 팁은 도펀트가 질소인 경우 실리콘 질화물일 수 있다. 실리콘 산화물보다 상대적으로 높은 실리콘 질화물의 에칭 선택도를 이용한 실리콘 질화물의 플라즈마 에칭은 메탄, 질소, 및 산소 첨가 기체 흐름과 함께 일부 불소 기반의 플라즈마를 포함할 수 있다. 당해 기술 분야에서의 숙련자라면 핀 팁에서의 실리콘 질화물에 비해 STI 층이 거의 또는 아예 제거되지 않도록 기체 혼합물을 조정할 수 있다. 도핑된 핀 팁이 에칭 제거된 후에, 결과적인 구조는 도 5a의 구조가 될 수 있으며, 노출된 단일 핀은 보호되어 있는 이웃 핀보다 더 짧다.
도핑된 핀 팁은 또한 습식 에칭 방법에 의해 제거될 수 있다. 습식 에칭에서는, 하나 이상의 기판이 에천트 배스(etchant bath)에 입욕되며, 이는 또한 에칭될 표면과의 에천트 접촉을 촉진하도록 교반될 수 있다. 습식 에천트는 일반적으로 모든 노출된 표면을 공격하며, 그리하여 습식 에천트는 구조의 다른 부분에 대하여 핀 팁 재료를 에칭하기 위한 상대적으로 높은 에칭 선택도를 가져야 한다. 예를 들어, 실리콘 산화물 핀 팁의 경우, 습식 에천트는 플루오르화 수소산 또는 플루오르화 탄소 에천트를 포함할 수 있다. 실리콘 질화물 핀 팁의 경우, 습식 에천트는 인산을 포함할 수 있다.
일부 실시예에서, 제거될 부분은 도 4b에 도시된 바와 같인 핀의 외부 층이다. 적합한 등방성 에칭 방법은 플라즈마를 사용한 건식 에칭 방법 또는 습식 에칭 방법을 포함한다. 예를 들어, 실리콘 산화물 외부 층은 습식 에칭에서 버퍼드 산화물 에칭 또는 불화 암모늄 및 플루오르화 수소산의 혼합물을 사용함으로써 제거될 수 있다. 플라즈마 에칭은 외부 층을 제거하도록 원격으로 발생된 플라즈마를 포함하여 논바이어스(non-biased) 플라즈마를 수반할 수 있다. 예를 들어, 산소를 이용한 원격 발생된 SF6 플라즈마가 사용될 수 있다. 도핑된 외부 층 부분이 에칭 제거된 후에, 결과적인 구조는 도 5b의 구조가 될 수 있으며, 노출된 단일 핀은 포토레지스트 아래에 보호되어 있는 이웃 핀보다 더 얇고 다소 더 짧다.
또 다른 실시예에서, 노출된 단일 핀의 일부는 핀의 일부를 먼저 도핑하지 않고서 에칭된다. 그의 형상을 변경하도록 다양한 에칭 방법이 실리콘 핀에 직접 적용될 수 있다. 다양항 에칭 방법은, 건식 에칭과 습식 에칭, 등방성과 이방성, 그리고 다양한 형상을 유도하는 다양한 조합들로 분류될 수 있다.
하나의 예에서, XeF2 및 BrF3와 같은 다양한 불소 기반의 플라즈마를 사용한 플라즈마 에칭이 노출된 핀을 등방성으로 재형상화하는데 사용될 수 있다. 효과는, 먼저 플라즈마를 함유한 산소를 사용하여 핀을 산화시킨 다음 실리콘 산화물 층을 에칭하는 것과 유사할 것이다.
다른 예에서, 중합 기술을 사용한 플라즈마 에칭은 핀의 상부 부분만 대상으로 하는 적절한 이방성 에칭을 일으킬 수 있다. 측벽 상의 에칭 증착물로부터의 중합체 부산물은 보호 층을 생성한다. 이 기술을 이용하면, 중합체 잔여물은 후속 공정에서 제거되어야 한다. 탄소 리치(carbon-rich) 플루오르화 탄소 또는 수소화불화탄소 플라즈마가 사용될 수 있다.
다른 예에서, 이방성 에천트를 사용한 습식 에칭은 결정 배향에 따라 핀을 형상화할 수 있다. 배향 평면에 의존한 비율로 실리콘을 제거하는 이방성 습식 에칭은 실리콘을 에칭하는데 TMAH(tetramethylammonium hydroxide), KOH(potassium hydroxide) 또는 또다른 강알칼리 에천트(pH>12)를 사용하는 것을 포함한다. 실리콘 원자의 결합 에너지가 각각의 결정 평면에 대하여 상이하기 때문에, 따라서 이들 에천트는, 에칭 속도가 제한되며 확산 제한은 없는 반응에서, 특정 배향 평면 사이에 높은 선택도를 갖는다. TMAH 습식 에칭의 결과 노치 개구가 생긴다. KOH 습식 에칭의 배향 의존도는 TMAH와 유사하지만, 상이한 속도 및 비율을 갖는다. 하나의 예에서, 에천트는 약 20 wt%의 TMAH를 갖는 TMAH 및 KOH를 포함한다.
또 다른 예에서, 등방성 습식 에칭은 보호되지 않은 모든 방향으로부터의 실리콘을 균일하게 제거할 수 있다. 등방성 실리콘 에칭은 HNO3, CH3COOH, NaClO2, HClO4, KMnO4, 또는 이들 첨가제의 조합과 같은 다수의 첨가제와 함께 HF의 조합을 사용할 수 있다. 이들 화학적 혼합물은 재료를 균일하게 제거하는 경향이 있으며, 결정 표면으로의 화학 종의 대량 수송(확산 제한)에 의해 제한된다.
다시 도 2를 참조하면, 동작 231에서 포토레지스트 층이 제거된다. 포토레지스트 제거는 당해 기술 분야에 공지된 애싱(ashing) 공정을 사용하여 달성된다. 결과적인 핀 구조의 예가 도 6a 및 도 6b에 도시되어 있다. 도 6a에서, FinFET는 2개의 레귤러 핀과 1개의 형상화된 핀을 갖는 3 핀을 포함한다. 형상화된 핀은 더 짧아진 상부 부분을 갖는다. 도 6b에서, FinFET는 또한 2개의 레귤러 핀과 1개의 형상화된 핀을 갖는 3 핀을 포함한다. 형상화된 핀은 이웃하는 레귤러 핀과 동일하거나 다소 더 짧거나 아니면 더 길 수 있는 더 좁아진 상부 부분을 갖는다. 모든 3개 핀의 하부 부분은 형상화되지 않기 때문에 실질적으로 동일하다. 형상화된 핀은 레귤러 핀보다 더 짧을 수 있지만, STI 층도 또한 에칭될 수 있기 때문에 형상화된 핀의 상부 부분은 레귤러 핀의 상부 부분과 동일한 길이이거나 더 길 수 있으며 형상화된 핀의 대부분의 상부 부분이 노출될 수 있다는 것을 유의하자.
여기에 설명되는 다양한 에칭 방법은 핀 높이 및/또는 폭을 감소시키는 프로파일을 생성할 수 있는 다수의 방식으로 노출된 핀을 형상화할 수 있다. 그러면 프로파일의 변경은 FinFET이 레귤러 핀의 정수배가 아닌 유효 채널 폭을 가질 수 있게 해준다. 원하는 유효 채널 폭에 따라, 에칭 방법은 공정을 최소화하고 공정 제어를 최대화하도록 선택될 것이다.
핀 폭이 감소되는 실시예에서, 추가의 이점은 인접한 핀들 사이의 간격을 증가시키는 것이다. 핀들 사이의 간격을 증가시키는 것은 게이트 형성에 대한 공정 윈도우를 증가시킨다. FinFET 게이트는 핀의 중간 부분 위에 증착된 많은 상이한 재료 층을 포함한다. 각각의 층은 핀들 사이의 남아있는 공간의 종횡비를 증가시키며, 그리하여 마지막 층은 완전히 보이드 없이 증착하기에 어려울 수 있다. 핀들 사이의 간격을 증가시키는 것은 처음 종횡비를 감소시키며, 그리하여 마지막 증착 공정 윈도우가 더 커진다.
계속해서 도 2를 참조하면, 핀을 확장시킴으로써 노출된 단일 핀을 형상화하기 위한 대안의 실시예가 동작 219 내지 223에 도시되어 있다. 동작 219에서, 동작 215로부터의 유전체 층은 단일 핀을 노출시키도록 에칭된다. 유전체 층은 노출된 핀이 확장되는 동안 레귤러 핀을 보호하는데 사용된다. 도 7은 하나의 단일 핀(701)을 포함하는 개구(709)를 형성하며 유전체 층(705)이 STI 층(703)으로 아래로 에칭된 후의 구조를 예시한다. 그 다음, 도 8에 도시된 바와 같이 포토레지스트 층(707)이 도 2의 동작 221에서 제거된다. 포토레지스트 재료에 적합한 온도 이상으로 에피텍시 온도가 매우 높기 때문에 포토레지스트는 동작 221에서 제거된다. 핀(801)의 에피텍셜 성장에 대하여, 유전체 층(805)은 실리콘 산화물 그리고 어떤 경우에는 실리콘 질화물일 수 있다는 것을 유의하자.
동작 223에서, 실리콘은 에피텍셜 성장 공정 동안 노출된 핀 표면 상에 성장된다. 유전체 층(805)에 의해 덮인 표면 상에는 실리콘이 성장되지 않는다. 에피텍시 온도가 포토레지스트 재료에 적합한 온도 이상으로 매우 높기 때문에 포토레지스트는 동작 221에서 제거된다. 도 9a 및 도 9b는 동작 223과 상이한 결과를 예시한다. 도 9a에서, 단결정 성장은 결정 배향에 따라 노출된 핀의 표면을 확장하며 형상화된 핀(901A)을 형성한다. 핀(901A)의 다양한 팁 각도는 핀의 결정 배향에 따라 좌우된다. 일부 실시예에서, 핀 팁 형상은 도 9b의 형상과 같이 상이한 형상을 형성하도록 제어될 수 있다. 에피텍셜 성장 동안, 특정 표면을 에칭하는 추가적인 기체가 성장을 형상화하도록 포함될 수 있다. 염산 기체의 다양한 흐름을 이용해 에피텍셜 레시피를 조정함으로써 핀(901B)의 형상과 같이 전구-팁 형상이 형성될 수 있다.
다시 도 2를 참조하여, 동작 231에서 포토레지스트 층이 제거된다. 포토레지스트 제거는 당해 기술 분야에서 공지된 애싱 공정을 사용하여 달성된다. 결과적인 핀의 예가 도 10에 도시되어 있으며, 형상화된 핀(901A)을 도시한다. 도 10에서, FinFET은 2개의 레귤러 핀과 1개의 형상화된 핀을 갖는 3 핀을 포함한다. 형상화된 핀은 실리콘의 결정 배향에 대응하는 각도진(angular) 면을 갖는다. 도 10의 FinFET의 유효 채널 폭은 3개의 레귤러 핀을 갖는 것에 비교하여 증가된다.
본 개시의 다양한 실시예는 3개의 핀을 갖는 하나의 FinFET에 관련하여 여기에 설명되어 있다. 실제로 FinFET는 1 내지 수개 또는 심지어는 수백개의 임의의 수의 핀을 가질 수 있다. 본 개시는 특정 수의 핀을 갖는 FinFET에 한정되지 않는다. 단일 핀 FinFET의 경우, 단 하나의 핀은 형상화된 핀이다. 2 핀 FinFET의 경우, 핀의 하나 또는 둘 다가 형상화될 수 있다. 3 핀 FinFET의 경우, 중간 핀이 형상화될 수 있다. 설명한 바와 같이, 단일 핀 개구가 포토레지스트에 형성될 수 있지만, 하나의 핀만 보호하는 포토레지스트를 갖는 것은 현재 리소그래피 공정의 경우 너무 작아 어려울 수 있다. 따라서, 3개보다 많은 수의 핀을 갖는 FinFET에 대하여, 형상화된 핀은 2개의 레귤러 핀에 의해 레귤러 핀으로부터 이격 형성될 수 있다. 4 핀 FinFET은 각 끝에서의 형상화된 핀과 중간의 2개의 레귤러 핀을 포함할 수 있다. 대안으로서, 하나보다 많은 수의 핀이 동일 개구에서 형상화될 수 있다. 따라서, 4 핀 FinFET은 또한 중간의 형상화된 핀과 각 끝에서의 레귤러 핀을 포함할 수 있다. 물론, 3개 핀이 형상화될 수 있거나, 3개 핀이 레귤러일 수 있거나, 또는 핀들 전부가 형상화될 수 있거나 레귤러일 수 있다.
집적 회로 장치는 많은 트랜지스터를 포함한다. 장치는 상이한 수의 핀을 갖는 상이한 크기의 많은 FinFET를 포함할 수 있다. 일부 FinFET는 형상화된 핀을 가질 수 있고, 일부 FinFET는 그렇지 않을 수 있다. FinFET는 하나보다 많은 유형의 형상화된 핀을 가질 수 있으며, 예를 들어 5 핀 FinFET는 2개의 레귤러 핀, 특정 방식으로 형상화된 2개의 핀, 그리고 다른 방식으로 형상화된 1개의 핀을 가질 수 있다. 공정은 임의의 횟수로 핀을 형상화하도록 반복될 수 있으며, 매번 핀 형상화 공정은 하나의 포토마스크를 포함한 자원 제조 및 1 내지 수번의 증착 및 에칭 공정을 사용한다.
다양한 실시예에 따르면, 본 개시는 FinFET의 일부가 적어도 하나의 형상화된 핀을 갖는 반도체 기판 상의 다수의 FinFET를 갖는 장치에 관한 것이다. 하나의 형상화된 핀은 동일 FinFET에서 또는 다른 FinFET에서 레귤러 핀보다 더 작거나 더 클 수 있다. 일부 실시예에서, 적어도 하나의 형상화된 핀은 둘 이상의 핀이고 서로 인접하게 배치되지 않는다. 일부 실시예에서, 하나보다 많은 유형의 형상화된 핀이 동일 FinFET에서 사용될 수 있다.
다양한 실시예에 따르면, 본 개시는 또한 반도체 기판, 하나 이상의 레귤러 핀과, 상이한 상부 부분 형상을 갖는 하나 이상의 형상화된 핀을 포함하는 기판 상의 다수의 핀, 및 핀의 하부 부분을 매립한 기판 상의 산화물 층을 포함하는 FinFET에 관한 것으로, 핀의 매립된 하부 부분은 실질적으로 동일한 형상을 갖는다. 국부적인 영향이 트랜지스터의 에지에서 어느 지점으로 핀들에 대한 하부 부분 형상에 영향을 미칠 수 있지만, 이러한 변형은 상당하지 않고, 제조 동안 그것만의 차이가 국부적인 영향이라면 핀은 실질적으로 동일한 형상을 가질 것이다.
다양한 실시예에 따라, 본 개시는 FinFET를 형성하는 방법으로서, 반도체 기판 상의 쉘로우 트렌치 아이솔레이션(STI) 층에 의해 부분적으로 매립된 다수의 핀을 형성하고, 단일 핀을 노출시키는 하나 이상의 개구를 형성하도록 복수의 핀 위에 포토레지스트 층을 패터닝하고, 노출된 단일 핀을 형상화하는 것을 포함하는 방법에 관한 것이다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 발명의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 대체 및 교체가 여기에서 행해질 수 있음을 이해하여야 한다. 또한, 본 발명의 범위는 명세서에 기재된 프로세스, 머신, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되지 않고자 한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 발명의 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하는 또는 나중에 개발될, 프로세스, 머신, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 머신, 제조, 물질 조성물, 수단, 방법, 또는 단계를 본 발명의 범위 내에 포함하고자 한다.
101: 기판 103: 핀
105: 쉘로우 트렌치 아이솔레이션(STI)
111: 게이트 전극 층 113: 게이트 유전체 층
301, 701, 801, 901A, 901B, 1101: 핀
303, 703, 803, 903: STI 층
305, 705, 805, 905: 유전체 층
307, 707: 포토레지스트 층

Claims (9)

  1. 반도체 기판; 및
    상기 기판 상의 복수의 핀 전계 효과 트랜지스터(FinFET; fin field-effect transistor)로서, 적어도 하나의 핀을 갖는 FinFET을 포함하고,
    상기 복수의 FinFET의 적어도 하나는 적어도 하나의 형상화된(shaped) 핀을 포함하는 것인 장치.
  2. 청구항 1에 있어서, 상기 적어도 하나의 형상화된 핀은 동일 FinFET의 다른 핀과 상이한 크기를 갖는 것인 장치.
  3. 청구항 1에 있어서, 상기 적어도 하나의 형상화된 핀은 동일 FinFET의 다른 핀보다 더 얇은 부분을 포함하는 것인 장치.
  4. 청구항 1에 있어서, 상기 복수의 FinFET의 적어도 하나의 일부분은 단일 핀 FinFET인 것인 장치.
  5. 청구항 1에 있어서, 상기 복수의 FinFET의 적어도 하나의 일부분은 제1 형상의 적어도 하나의 형상화된 핀을 포함하고, 상기 복수의 FinFET의 또다른 부분은 제2 형상의 적어도 하나의 형상화된 핀을 포함하며, 상기 제1 형상과 상기 제2 형상은 상이한 것인 장치.
  6. 청구항 1에 있어서, 상기 적어도 하나의 형상화된 핀은 경사진 측벽을 갖는 것인 장치.
  7. 전계 효과 트랜지스터(FinFET)에 있어서,
    반도체 기판;
    하나 이상의 레귤러(regular) 핀과 하나 이상의 형상화된 핀을 포함하는 상기 기판 상의 복수의 핀으로서, 상기 레귤러 핀과 상기 형상화된 핀은 상이한 상부 부분 형상을 갖는 것인, 복수의 핀; 및
    상기 복수의 핀의 하부 부분을 매립한 상기 반도체 기판 상의 산화물 층을 포함하고,
    상기 복수의 핀의 매립된 하부 부분은 동일한 형상을 갖는 것인 전계 효과 트랜지스터.
  8. 전계 효과 트랜지스터(FinFET)를 형성하는 방법에 있어서,
    반도체 기판 상의 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 층에 부분적으로 매립된 복수의 핀을 형성하는 단계와;
    단일 핀을 노출시키는 하나 이상의 개구를 형성하도록 상기 복수의 핀 위에 포토레지스트 층을 패터닝하는 단계와;
    노출된 단일 핀을 형상화하는 단계를 포함하는 전계 효과 트랜지스터의 형성 방법.
  9. 전계 효과 트랜지스터(FinFET)를 형성하는 방법에 있어서,
    반도체 기판 상의 쉘로우 트렌치 아이솔레이션(STI) 층에 부분적으로 매립된 복수의 핀을 형성하는 단계와;
    상기 복수의 핀을 완전히 덮도록 상기 STI 층 위에 유전체 층을 증착하는 단계와;
    단일 핀 위에 하나 이상의 개구를 형성하도록 상기 유전체 층 위에 포토레지스트 층을 패터닝하는 단계와;
    단일 핀을 노출하도록 상기 유전체 층을 통해 에칭하는 단계와;
    상기 포토레지스트 층을 제거하는 단계와;
    노출된 단일 핀을 형상화하는 단계를 포함하는 전계 효과 트랜지스터의 형성 방법.
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