KR20130025314A - 다중 ｆｉｎ 장치 및 다중 ｆｉｎ 장치를 만드는 방법 - Google Patents

다중 ｆｉｎ 장치 및 다중 ｆｉｎ 장치를 만드는 방법 Download PDF

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Abstract

다중 핀 장치는 기판 및 기판 상에 형성된 복수의 핀들을 포함한다. 소스 영역 및 드레인 영역은 각각의 핀에 형성된다. 절연막은 기판 상에 형성된다. 절연막은 제1 핀의 제1 면에 인접한 제1 두께를 갖고, 그 핀의 대향면에 인접한 제1 두께와는 상이한 제2 두께를 갖는다. 연속 게이트 구조는 복수의 핀들을 오버레이하여 형성되고, 연속 게이트 구조는 각각의 핀의 상부 표면 및 적어도 하나의 핀의 적어도 하나의 측벽에 인접한다. 절연막 두께를 조절함으로써, 결과 장치의 채널 폭은 미세 조정될 수 있다.

Description

다중 ＦＩＮ 장치 및 다중 ＦＩＮ 장치를 만드는 방법{MULTI-FIN DEVICE AND METHOD OF MAKING SAME}
본 발명은 반도체 기술에 관한 것이다.
소위, 핀 전계 효과 트랜지스터(Fin field effect transistor; FinFET) 장치는 고성능, 작은 치수의 집적 회로용으로 더욱 대중화되고 있다. 게이트가 3 면의 채널 영역 주변을 래핑하기 때문에, FinFET는 작은 임계 치수로 탁월한 채널 제어를 제공한다. 다른 한편으로는, FinFET 구조의 성질은 전형적인 FinFET 장치의 채널 폭을 조절 또는 조정하는 것을 어렵게 만든다. 구동 전류(IDsat)와 같은, 다양한 장치 성능 파라미터들이 채널 폭과 관련되어 있기 때문에, 채널 폭을 용이하게 조정 또는 조절할 수 없는 것은 불리하다.
따라서, 종래 기술의 단점을 극복하는 FinFET 구조 및 FinFET 구조를 만드는 방법이 필요하다.
다중 핀 장치는 기판 및 기판 상에 형성된 복수의 핀들을 포함한다. 소스 영역 및 드레인 영역은 각각의 핀에 형성된다. 절연막은 기판 상에 형성된다. 절연막은 제1 핀의 제1 면에 인접한 제1 두께를 갖고, 그 핀의 대향면에 인접한 제1 두께와는 상이한 제2 두께를 갖는다. 연속 게이트 구조는 복수의 핀들을 오버레이하여 형성되고, 연속 게이트 구조는 각각의 핀의 상부 표면 및 적어도 하나의 핀의 적어도 하나의 측벽에 인접한다. 절연막 두께를 조정함으로써, 결과 장치의 채널 폭은 미세 조정될 수 있다.
본 발명에 따르면, 다중 Fin 장치 및 다중 Fin 장치를 제조하는 방법을 제공하는 것이 가능하다.
본 발명 및 본 발명의 이점을 더욱 완전히 이해하기 위해서, 이제 첨부 도면과 함께 이하의 상세한 설명을 참조한다.
도 1a 내지 6b는 실시예의 제조에 있어서 다양한 단계들을 예시한다.
도 6c 내지 6f는 실시예에서 절연막 두께를 조절하는 대안적인 방식들을 예시한다.
도 7a 및 7b는 도 6a 및 6b에 예시된 구조의 대안적인 실시예들을 각각 예시한다.
도 1a는 핀 전계 효과 트랜지스터(Fin field effect transistor; FinFET) 장치(1) 제조의 중간 단계를 투시도로 나타낸다. 도 1b는 도 1a에서 a-a로서 표시된 선을 따라 구조를 횡단면도로 나타낸다. 예시된 실시예들에서, FinFET(1)는 여러 핀들에 걸쳐 확장될 것이고, 보다 구체적으로는 이하에서 더욱 상세하게 기술되는 바처럼, 3개의 핀들에 걸쳐 확장될 것이다. 도 1a에 예시된 제조의 중간 단계에서, 패턴화된 감광막(photo-sensitive layer)(2)이 기판(4) 상에 형성되어 있다. 더 정확하게 말하면, 포토레지스트 등과 같은 패턴화된 감광막(2)은 하드 마스크(6) 위에 형성되고, 차례로 이 하드 마스크(6)는 패드 산화막(8) 위에 있고, 차례로 이 패드 산화막(8)은 기판(4) 위에 있다. 하드 마스크(6)는 실리콘 질화물, 실리콘 산화질화물 등일 수 있다. 패드 산화막(8)은 실리콘 산화물일 수 있고 이들의 형성은 잘 공지되어 있다.
기판(4)은 벌크 실리콘 웨이퍼와 같은 벌크 기판일 수 있다. 대안적으로, 기판(4)은 간단하게 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 기판과 같은, 화합물 반도체 웨이퍼의 상부막일 수 있다. 다른 실시예에서, 기판(4)은 벌크 기판 또는 통상적으로 에피택셜 성장된, ZeSe, ZnS와 같은 II-VI족 물질, GaAs, InAs와 같은 III-V족 물질, Ge, SiGe 등을 포함하는 화합물 반도체 웨이퍼의 상부막 중 어느 하나일 수 있다. InAs, ZnS 등과 같은 III-V족 특성 또는 II-VI족 특성의 이용으로부터 얻을 수 있는 유익한 변형 특성 때문에, III-V족 물질 또는 II-VI족 물질은 예시적인 장치들을 형성하는데 특별한 이점이 있는 것으로 여겨진다.
도 2a 및 2b(여기서, 도 2a는 계속해서 도 1a의 투시도를 나타내고, 도 2b는 계속해서 도 1b의 횡단면도를 나타냄)에 예시된 바와 같이, 패턴화된 감광막(4)의 패턴은 잘 공지된 에칭 공정을 이용하여 하드 마스크(6), 패트 산화막(8), 및 기판(4)으로 전달되고, 에칭 공정의 상세한 설명은 본 발명을 이해하는데 반드시 필요한 것이 아니므로 본 명세서에서는 다시 언급하지 않는다. 이러한 패턴 전달 공정 동안에, 패턴화된 감광막(2)은 도 2a 및 2b에서 표시된 바와 같이 완전히 소모될 수 있다. 일부 실시예들에서, 패턴화된 감광막(2)이 완전히 소모되는 것이 아니라, 패턴화된 감광막(2)의 남은 부분들이 예를 들어 산소 플라즈마 또는 소위 애쉬 공정(ash process)을 이용하여 제거된다. 결과 구조는 기판(4)에 형성된 복수의 핀들(10)을 포함한다. 복수의 핀들(10)에서 각각의 핀은 측벽을 가지며, 측벽의 일부는 기판(4)의 주 표면에 실질적으로 직교하고, 측벽의 아래 부분은 기판의 주 표면에 직교하지 않는다. 이 핀들(10)은 장차 형성될 FinFET 장치(1)를 위한 핀 구조의 역할을 한다. 일부 실시예들에서, 기판(4)은 깊이 에칭되고, 이것은 핀들(10)이 대략 40 nm에서 대략 80 nm의 높이로 형성된다는 것을 의미한다. 한 특정한 실시예에서, 핀들(10)은 대략 60 nm의 높이로 형성된다.
이제 도 3을 보면, 산화막(12)이 장치(1) 상에 전반적으로 증착된다. 산화막(12)(때때로 쉘로우 트렌치 분리 산화물 또는 단지 쉘로우 트렌치 분리로서 언급됨)은, 예컨대 화학 기상 증착(chemical vapor deposition; CVD) 공정에 의해, 스핀 온 글래스(spin-on-glass) 공정에 의해, 또는 당업자에게 공지된 공정 단계들을 이용하여 증착될 수 있다. 선택적으로 산화막(12)을 형성하기 전에, 핀들(10)의 열산화가 에칭 단계(도 2a 및 2b에 예시됨) 동안에 측벽에서 발생하는 손상을 수리하기 위해서 착수될 수 있다.
CMP 단계는 도 4a 및 4b에 예시된 바와 같이, 핀들(10)의 상부 레벨에서 산화막(12)을 더욱 얇게 하도록 적용된다. 패턴화된 하드 마스크(6) 및 패턴화된 패드 산화막(8)은 CMP 단계에서 제거된다는 것을 유념한다. CMP 단계를 위한 공정 파라미터들은 당업계에 잘 공지되어 있으므로, 단순함과 명료함을 위해 본 명세서에서 다시 언급하지 않는다. 일부 실시예들에서, CMP 공정 이후에, 기판(4) 상에 복수의 핀들(10)을 형성하는 단계는, 근본적으로 기판 내로 핀들을 에칭하는 것 및 기판 상에 핀들을 에피택셜 성장시키는 것, 및 이들의 조합으로 구성된 그룹으로부터 선택된 공정을 더 포함할 수 있다. 따라서, 복수의 핀들은 근본적으로 에피택셜 물질, 기판 물질, 및 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다.
도 5a는 제조 공정에서 다음 단계를 예시하며, 여기서 산화막(12)은 뒤에 더욱 얇아진다. 산화막(12)은 다양한 방법으로 더욱 얇아질 수 있다. 일 실시예에서, 산화막(12)은 적절한 시간 동안 DHF(diluted hydrofluoric acid) 처리 또는 VHF(vapor hydrofluoric acid) 처리에 의해 더욱 얇아진다. 특히, 산화막(12)은 표기 A(더욱 얇아지지 않은 산화막(12)의 일부를 나타냄) 및 표기 B(더욱 얇아진 산화막(12)의 일부를 나타냄)에 의해 예시된 바와 같이, 선택적으로 더욱 얇아질 수 있음을 유념한다. 이러한 선택적인 시닝(thinning)은 에치 백(etch back) 공정 동안에, 포토레지스터막과 같은 보호막으로 산화막(12)의 일부(A)를 커버함으로써 달성될 수 있다.
도 5b에 예시된 실시예에서, 핀(10)은 기판(4)의 표면 위에서 거리(H)로 확장되고, 산화막(12)의 더욱 얇아진 부분(B) 위에서 거리(h)로 확장된다. 예시적인 실시예들에서, B 영역의 경우 1/4 < h/H < 1/3이다. B 영역에서 산화막(12) 위에서 핀들(10) 확장의 이러한 비율은 바람직한 채널 폭을 제공하는 것으로 여겨지고, 이것은 이하에 더욱 자세하게 설명될 것이다.
다음으로, 단일 연속 게이트 구조가 도 6a 및 6b에 예시된 바와 같이, 3개의 핀들(10) 위에 형성된다. 각각의 핀(10) 내에서 소스 영역(S) 및 드레인 영역(D)의 형성이 도 6b에 또한 예시된다. 일 실시예에서, 소스 영역 및 드레인 영역을 형성하는 것은, 각각의 핀들 내로 도펀트 주입하는 것을 포함한다. 다른 실시예에서, 소스 영역 및 드레인 영역을 형성하는 것은, 기판 내로 핀들을 에칭하고, 기판 상으로 소스 영역 및 드레인 영역을 에피택셜 성장시키는 것을 포함한다. 게이트 절연체의 형성과 패턴화 및 게이트 전극의 형성과 패턴화를 포함하는, 게이트 구조(14)를 형성하기 위한 다수의 공정 단계들을 당업자는 인식할 것이다. 이것에 대한 상세한 설명은 본 발명을 이해하는데 반드시 필요한 것이 아니고, 게이트 절연체 및 게이트 전극은 본 명세서에서 총괄하여 게이트 구조(14)로서 간주된다. 마찬가지로, 도핑된 소스 영역 및 드레인 영역을 형성하는 것에 대한 상세한 내용은 공지되어 있으므로, 명료함을 위해 본 명세서에서 다시 언급하지 않는다. 이 경우에, 제1 금속막은 한 개의 finFET 장치의 소스 영역을 형성하기 위해 3개의 소스 영역들을 연속하여 오버레이할 수 있다. 또한, 제2 금속막은 한 개의 finFET 장치의 드레인 영역을 형성하기 위해 3개의 드레인 영역들을 연속하여 오버레이할 수 있다.
채널 길이 및 채널 폭은 예시적인 장치(1)와 같은 finFET 장치를 비롯한 트랜지스터에 대한 2개의 중요한 파라미터들인 것을 당업자는 인식할 것이다. 채널 길이는 소스(S)와 드레인(D) 영역 사이의 거리와 실질적으로 동일하다. 예시된 실시예에서, 다중 핀들 및 특히 핀들 사이의 산화막(12)의 가변 두께의 결과로서 가변 높이를 갖는 다중 핀들의 사용은 채널 길이에 어떠한 영향도 미치지 않는다. 다시 말해서, 핀들 사이의 상이한 산화막(12) 두께는 소스(S)와 드레인(D) 사이의 거리, 즉 채널 길이에 영향을 미치지 않는다. 채널 길이는 예컨대 스위칭 속도와 같은 트랜지스터 성능에 영향을 미친다.
채널 폭은 또한 장치의 구동 전류와 같은 장치 성능에 영향을 미친다. 예로서, IDSAT는 채널 폭을 조절함으로써 미세 조정될 수 있다. 핀들 사이의 산화막(12)의 두께를 변화시킴으로써, 그리고 산화막 위의 핀들(10)의 높이를 변화시킴으로써, 결과적인 finFET의 전체적인 채널 폭은 변경될 수 있다. 이것은 도 6c 내지 6f와 관련하여 더욱 상세하게 설명된다.
먼저, 도 6c를 참조하면, 산화막(12)이 핀들(10) 사이에서 전혀 에치 백되지 않은 종점 실시예가 예시된다. 이 실시예에서, 전체 채널 폭(게이트 구조(14)가 형성된 이후)은 핀(10)의 두께(t)와 동일할 것이다. 하나의 finFET 장치를 형성하기 위해 함께 뭉쳐진 3개의 핀들(10)을 이용하는 경우(즉, 도 6b에 예시된 바와 같이 3개의 핀들(10)을 연속하여 오버레이하는 단일 게이트 구조(14)를 이용하는 경우), 전체 채널 폭은 3t와 동일할 것이다. 이 구조는 평면 트랜지스터 장치와 실질적으로 동일하다. 그에 반해서, 도 6d는 산화막(12)이 모든 핀들(10) 사이에 균일하게 에치 백되는 다른 종점 실시예를 예시한다. 이 실시예에서, 전체 채널 폭은 각각의 핀 두께(t)에 각각의 핀 높이(h)의 2배(왜냐하면, 게이트 구조가 높이(h)를 갖는 각 핀의 측벽 모두 및 두께(t)를 갖는 각 핀의 상부를 오버레이할 것이기 때문임)를 더한 것과 동일할 것이다. 예시된 실시예에서, 채널 폭은 3t + 6h와 동일할 것이다. 예컨대, 유사한 특성의 평면 트랜지스터에 대한 등가 영역에서, 3개의 핀 구조를 레이아웃하는 것이 용이하다는 점에서 이와 같은 구조가 유익할 수 있지만, 다중 핀 구조는 바람직한 성능에 부정적인 영향을 미칠 수 있는 과도한 구동 전류를 가질 수 있다.
도 6e는 핀들 사이에 가변 두께의 산화막(12)을 가짐으로써 구동 전류가 변경되는 다른 실시예 구조를 예시한다. 도 6e의 실시예에서, 예를 들어 산화막(12)은 한 쌍의 핀(10)(가장 왼쪽 핀과 중앙 핀) 사이에서 에치 백되지만, 다른 쌍의 핀(10)(가장 오른쪽 핀과 중앙 핀) 사이에서는 에치 백되지 않음을 유념한다. 이 경우, 핀들의 오직 2개의 측벽만이 오버레이될 게이트 구조(14)(도시되지 않지만 도 6b에 나타남)에서 노출되기 때문에, 결과 구조의 구동 전류는 3t + 2h가 될 것이다.
도 6f는 게이트 산화막(12)이 두 쌍의 핀들 사이에서 에치 백 되지만, 바깥쪽 핀들의 외부 에지 상에서는 에치 백 되지 않는, 다른 실시예를 예시한다. 이 예시된 예에서, 전체 채널 폭은 3t + 4h와 동일하다. 다양한 핀들(10)에 접해 있는 산화막(12)의 두께를 조절함으로써 채널 폭을 미세 조정하도록 적용될 수 있는 다양한 다른 구성들을 당업자는 인식할 것이다.
도 6(도 6a 내지 6f를 포함함)에 예시된 실시예에서, 산화막(12)은 일부 영역(영역 B)에서 에칭되거나, 다른 영역(영역 A)에서 완전히 에칭되지 않고 남아 있다. 다른 실시예에서, 산화막(12)의 특정 영역을 제1 양만큼 에치 백하고 산화막(12)의 다른 영역을 더욱 큰 제2 양만큼 에치 백하여 더욱 미세 조정될 수 있다. 도 7a 및 7b는 이와 같은 실시예 하나를 예시한다.
E로 표기되는 산화막(12)의 일부가 부분적으로 에치 백 되는 제1 에치 백 단계 동안에 C로 표기되는 산화막(12)의 일부가 보호되는 (예컨대, 포토레지스트, 하드 마스크, 희생막 등으로 커버됨) 실시예를, 도 7a는 배경도로 예시하고, 도 7b는 횡단면도로 예시한다. 다음 공정 단계에서, 부분(C)은 노출되고, 부분(C와 E)을 포함하는 산화막(12)은 도 7a 및 7b에 도시된 레벨로 더욱 에치 백 된다. 이 경우에, 가장 왼쪽의 핀(10)은 산화막(12) 위에서 h2의 높이로 확장되고, 2개의 가장 오른쪽 핀들은 각각의 외부 측벽 상에서 산화막(12) 위에서 h2 높이로 확장되며(왜냐하면, 산화막(12)은 핀의 외부 영역 상에서 "E"의 두께로 있기 때문이다), 각각의 내부 측벽을 따라 "C"의 두께를 갖는 산화막(12) 위에서 h1 보다 낮은 두께로 확장된다. 핀들(10)이 t의 두께를 갖는 것으로 가정하면, 도 7에 예시된 실시예의 경우 전체 채널 폭은 3t + 4 h2 + 2 h1 이다.
실시예들 및 이 실시예들의 이점이 상세하게 기술되었지만, 첨부된 특허청구 범위에 의해 정의된 바와 같이 본 발명의 사상과 범위로부터 벗어나지 않고, 본 명세서에서 다양한 변경, 교체 및 대체가 행해질 수 있음을 이해해야 한다. 단지 몇 개의 예로서, 3개의 핀들에 걸쳐 확장되는 finFET 장치가 도시되었지만, 본 발명의 교시는 2개의 핀들에 걸쳐 확장되는 finFET, 또는 4개 이상의 핀들에 걸쳐 확장되는 finFET에 동일하게 적용된다. 마찬가지로, w-게이트 장치, 오메가-게이트 장치 등과 같은, 다른 다중 게이트 장치들이 고려된 범위 내에 있다. 부가적으로, 심지어 채널 길이의 더욱 미세한 조정은 앞서 기술된 2번의 에치 백 공정(도 7)을 3번의 에치 백 공정으로 확장함으로써 달성될 수 있고, 여기서 산화막(12)은 3개의 상이한 측변 핀 높이를 갖는 핀을 야기하는 3개의 상이한 높이를 가질 수 있다. 본 발명의 교시는 추가적인 에치 백 및 마스크 단계를 추가함으로써 4개 이상의 상이한 산화막 두께로 더욱 확장될 수 있다. 본 발명의 교시는 기판 내로 에칭되는 핀들에 행한 것처럼 에피택셜 성장된 핀들에게도 동일하게 적용됨을 유념하는 것은 중요하다.
더욱이, 본 발명의 범위는 상세한 설명에서 기술된 공정, 기계, 제조, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 제한하고자 하는 것이 아니다. 당업자는 본 발명을 용이하게 이해할 수 있으므로, 본 명세서에 기술된 대응 실시예들과 실질적으로 동일한 결과를 획득하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 이후에 개발될, 공정, 기계, 제조, 문제의 구성, 수단, 방법, 또는 단계들이 본 발명에 따라서 이용될 수 있다. 따라서, 첨부된 특허청구 범위는 공정, 기계, 제조, 문제의 구성, 수단, 방법, 또는 단계들과 같은 발명의 범위 내에 포함될 것이다.
1: FinFET 장치
2: 패턴화된 감광막
4: 기판
6: 하드 마스크
8: 패드 산화막
10: 핀
12: 산화막

Claims (10)

  1. 장치로서,
    기판;
    상기 기판 위에 형성된 복수의 핀들;
    상기 핀들 각각에 형성된 소스 영역 및 드레인 영역;
    상기 기판 상에 형성된 절연막 - 상기 절연막은 제1 핀의 제1 면에 인접한 제1 두께를 갖고, 상기 핀의 대향면에 인접한, 상기 제1 두께와는 상이한 제2 두께를 갖음 - ; 및
    상기 복수의 핀들을 오버레이하는 연속 게이트 구조 - 상기 연속 게이트 구조는 각각의 핀의 상부 표면 및 적어도 하나의 핀의 적어도 하나의 측벽에 인접함 -
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 복수의 핀들은,
    상기 절연막에 의해 커버되는 제1 측벽 및 상기 절연막 위에서 확장되는 제2 측벽을 갖는 제1 핀; 및
    상기 절연막 위에서 확장되는 제1 측벽 및 제2 측벽 모두를 갖는 제2 핀을 포함하고,
    상기 게이트 구조는 상기 제1 핀의 제2 측벽과 상기 제2 핀의 제2 측벽을 컨포멀하게 오버레이하는 것인, 장치.
  3. 제1항에 있어서, 상기 복수의 핀들에서 각각의 핀은 두께(t)를 갖는 상부 표면 및 상기 절연막 위에서 높이(h)를 갖는 적어도 하나의 측벽을 갖고, 상기 복수의 핀들에서 채널이 형성되고, 상기 채널은 두께(t)의 합과 높이(h)의 합에 의해 정의되는 채널 폭을 갖는 것인, 장치.
  4. 제1항에 있어서, 상기 절연막의 제1 두께는 상기 핀의 기판 위의 높이와 동일한 것인, 장치.
  5. 제1항에 있어서, 상기 복수의 핀들에서 각각의 핀은 측벽을 갖고, 상기 측벽의 일부는 상기 기판의 주 표면에 실질적으로 직교하고, 상기 측벽의 낮은 부분은 상기 기판의 주 표면에 직교하지 않는 것인, 장치.
  6. 트랜지스터로서,
    절연막에서 제1 반도체 핀 - 상기 제1 반도체 핀은 상기 절연막 위에서 제1 거리로 확장된 제1 측벽, 상부 표면, 및 상기 절연막 위에서 제2 거리로 확장된 제2 측벽을 가짐 - ;
    상기 절연막에서 제2 반도체 핀 - 상기 제2 반도체 핀은 상기 절연막 위에서 상기 제1 거리로 확장된 제1 측벽, 상부 표면, 및 상기 절연막 위에서 상기 제1 거리로 확장된 제2 측벽을 가짐 - ;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀을 오버레이하는 게이트 구조 - 상기 게이트 구조는 상기 상부 표면 상의 상기 제1 반도체 핀 및 적어도 하나의 측벽에 접촉하고, 상기 상부 표면 상의 상기 제2 반도체 핀 및 적어도 하나의 측벽에 접촉함 - ;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀에 분배된 소스 영역; 및
    상기 제1 반도체 핀 및 상기 제2 반도체 핀에 분배된 드레인 영역
    을 포함하는 트랜지스터.
  7. 제6항에 있어서, 상기 절연막에서 제3 반도체 핀을 더 포함하고, 상기 제3 반도체 핀은 상기 절연막 위에서 상기 제1 거리로 확장된 제1 측벽, 상부 표면, 및 상기 절연막 위에서 상기 제1 거리로 확장된 제2 측벽을 갖는 것인, 트랜지스터.
  8. 트랜지스터를 형성하는 방법으로서,
    기판 상에 복수의 핀들을 형성하는 단계;
    상기 복수의 핀들에서 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 핀들 사이에 절연막을 형성하는 단계;
    상기 복수의 핀들의 적어도 2개 사이에서 상기 절연막의 두께를 조절하는 단계; 및
    상기 핀들 및 절연막 상에 연속 게이트 구조를 형성하는 단계
    를 포함하는 트랜지스터 형성 방법.
  9. 제8항에 있어서, 상기 기판 상에 복수의 핀들을 형성하는 상기 단계는,
    기판 내로 핀들을 에칭하고, 기판 상에 핀들을 에피택셜 성장시키며, 이들의 조합으로 필수적으로 구성된 그룹으로부터 선택된 공정을 포함하는 것인, 트랜지스터 형성 방법.
  10. 제8항에 있어서, 상기 절연막의 두께를 조절하는 상기 단계는,
    상기 절연막의 일부를 커버하는 단계; 및
    상기 절연막의 커버되지 않은 일부를 에치 백(etch back)하는 단계
    를 포함하는 것인, 트랜지스터 형성 방법.
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