KR101042713B1 - 전체 설계 목적들을 달성하기 위해 핀펫 활성 표면들 상의 캐리어 이동도의 가변 - Google Patents

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KR101042713B1
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Abstract

반도체 디바이스(100)는 기판(110)과 기판상에 형성된 절연층(120)을 포함할 수 있다. 제 1 디바이스(710)는 절연층(120)상에 형성될 수 있으며, 제 1 핀(130)을 포함한다. 제 1 핀(130)은 절연층(120)상에 형성될 수 있으며, 제 1 핀 종횡비를 가질 수 있다. 제 2 디바이스(720)는 절연층(120)상에 형성될 수 있으며, 제 2 핀(130)을 포함한다. 제 2 핀(130)은 절연층(120)상에 형성될 수 있으며, 제 1 핀 종횡비와 다른 제 2 핀 종횡비를 가질 수 있다.
Figure R1020067002327
절연층, 캐리어 이동도, 종횡비.

Description

전체 설계 목적들을 달성하기 위해 핀펫 활성 표면들상의 캐리어 이동도의 가변{VARYING CARRIER MOBILITY ON FINFET ACTIVE SURFACES TO ACHIEVE OVERALL DESIGN GOALS}
본 발명은 반도체 디바이스들 및 반도체 디바이스들의 제조 방법들에 관한 것이다. 본 발명은 이중-게이트 디바이스들에 특정 응용을 갖는다.
매우 큰 스케일의 집적 반도체 디바이스들과 관련된 고밀도 및 고성능에 대해 증가하는 수요들은 100 나노미터(nm) 이하의 게이트 길이들, 높은 신뢰성 및 증가한 제조 처리량과 같은 설계 피쳐들(design features)을 요구한다. 100nm 이하로의 설계 피쳐들의 감소는 종래 방법의 한계들에 부딪친다.
예를 들어, 종래 플래너(planar) 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET)의 게이트 길이가 100 nm 이하로 스케일링 된 때에, 소소와 드레인 간의 과잉 누설과 같은 단채널 효과들과 관련되는 문제들은 극복하기에 더욱 어렵게 되었다. 게다가, 이동도 저하 및 다수의 공정 문제들은 또한 더욱 작은 디바이스 피쳐들을 포함하도록 종래 MOSFET를 스케일링하는 것을 어렵게 한다. 따라서, FET 성능을 개선하고 추가 디바이스 스케일링을 가능하게 하는 새로운 디바이스 구조들이 모색되고 있다.
이중-게이트 MOSFET은 기존 플래너 MOSFET들을 계승하기 위한 후보들로서 고려되는 새로운 구조들을 나타낸다. 여러 면들에서, 이중-게이트 MOSFET은 종래 벌크 실리콘 MOSFET에 비해 양호한 특성들을 제공한다. 이러한 개선들은 이중-게이트 MOSFET가 종래 MOSFET들과 같이 채널의 단 하나의 측상에서 보다는 채널의 두 측상에 게이트 전극을 갖기 때문에 발생한다. 두 게이트가 있는 때에, 드레인에 의해 발생되는 전계 효과는 채널의 소스 단에서 잘 스크린될 수 있다. 또한, 두 게이트들은 단일 게이트보다 더 많은 전류를 제어하며, 결과적으로 강한 스위칭 신호를 발생한다.
FinFET은 양호한 단채널 특성을 나타내는 최신 MOSFET 구조이다. FinFET은 수직 핀(fin)에 형성되는 수직 채널을 포함할 수 있다. FinFET은 종래 플래너 MOSFET들에 대해 사용된 것과 유사한 레이아웃 및 공정 기술들을 사용하여 제조될 수 있다.
본 발명과 일관되는 구현들은 제 1 핀 종횡비(aspect ratio)를 갖는 제 1 FinFET과 제 2 핀 종횡비를 갖는 제 2 FinFET을 제공할 수 있다.
본 발명의 부가의 이점들 및 다른 특징들은 부분적으로 하기의 상세한 설명에서 제시될 것이며, 부분적으로는 하기내용의 조사하에서 기술분야의 당업자에게 자명하게 될 것이며, 또는 본 발명의 실시로부터 알게 될 수 있다. 본 발명의 이점들 및 특징들은 특히 첨부된 청구항들에서 지시된 바와같이 구현되고 획득될 수 있다.
본 발명에 따르면, 상기내용 및 다른 이점들은 부분적으로 기판 및 기판상에 형성되는 절연층을 포함하는 반도체 디바이스에 의해 달성된다. 제 1 디바이스는 절연층상에 형성될 수 있으며, 제 1 핀을 포함한다. 제 1 핀은 절연층상에 형성될 수 있으며, 제 1 핀 종횡비를 가질 수 있다. 제 2 디바이스가 절연층상에 형성될 수 있으며, 제 2 핀을 포함한다. 제 2 핀은 절연층상에 형성될 수 있으며, 제 1 핀 종횡비와 다른 제 2 핀 종횡비를 가질 수 있다.
본 발명의 다른 양상에 따르면, 반도체 디바이스는 절연층 및 절연층상에 형성되는 제 1 디바이스를 포함할 수 있다. 제 1 디바이스는 절연층상에 형성되며, 제 1 높이와 제 1 폭을 갖는 제 1 핀을 포함할 수 있다. 제 1 디바이스는 또한 제 1 핀의 적어도 세 측들상에 형성되는 제 1 절연층과 제 1 절연층에 인접하는 제 1 게이트를 포함할 수 있다. 제 2 디바이스는 절연층상에 형성될 수 있다. 제 2 디바이스는 절연층상에 형성되며, 제 2 높이 및 제 2 폭을 갖는 제 2 핀을 포함할 수 있다. 제 2 디바이스는 제 2 핀의 적어도 세 측들상에 형성되는 제 2 절연층과 제 2 절연층에 인접하는 제 2 게이트를 포함할 수 있다. 제 1 높이와 제 1 폭의 제 1 비율은 제 2 높이와 제 2 폭의 제 2 비율과 다를 수 있다.
본 발명의 추가의 양상에 따르면, 반도체 디바이스는 절연층 및 절연층상에 형성되는 N-형 디바이스를 포함할 수 있다. N-형 디바이스는 절연층상에 형성되며, 제 1 높이와 제 1 폭을 갖는 제 1 핀을 포함할 수 있다. P-형 디바이스는 절연층상에 형성될 수 있다. P-형 디바이스는 절연층상에 형성되며, 제 2 높이와 제 2 폭을 갖는 제 2 핀을 포함할 수 있다. 제 2 폭은 제 1 폭의 소정의 배수가 될 수 있다. 제 1 높이 및 제 2 높이는 N-형 디바이스의 캐리어 이동도가 P-형 디바이스의 캐리어 이동도에 거의 일치하도록 될 수 있다.
본 발명의 다른 이점들 및 특징들은 하기 상세한 설명으로부터 기술분야의 당업자에게 쉽게 자명하게 될 것이다. 도시되며 설명되는 실시예들은 본 발명을 실시하기 위한 최상 모드의 예시를 제공한다. 본 발명은 다양한 명백한 관점들에서 변형할 수 있는데, 이들 모두는 본 발명을 벗어나지 않는다. 따라서, 도면들은 자체로 예시적인 것이며, 제한적인 것으로 간주되지 않는다.
동일 참조 번호 지정을 갖는 요소들이 전체에 걸쳐 동일 요소들을 나타낼 수 있는 첨부 도면들을 참조한다.
도 1은 본 발명의 실시예에 따라 핀을 형성하는데 사용될 수 있는 예시적 층들을 도시하는 단면도이다.
도 2a는 본 발명의 예시적 실시예에 따라 핀 구조의 개략 평면도이다.
도 2b는 본 발명의 예시적 실시예에 따라 도 2a의 핀 구조의 형성을 도시하는 단면도이다.
도 3a 및 3B는 본 발명의 예시적 실시예에 따라 도 2b의 디바이스로부터 이중-게이트 FinFET의 형성을 도시하는 단면도 및 평면도이다.
도 4a 및 4B는 본 발명의 예시적 실시예에 따라 도 2b의 디바이스로부터 π-게이트 FinFET의 형성을 도시하는 단면도 및 평면도이다.
도 5a 내지 5D는 본 발명의 예시적 실시예에 따라 도 2b의 디바이스로부터 u-게이트 FinFET의 형성을 도시하는 단면도 및 평면도이다.
도 6a 및 6B는 본 발명의 예시적 실시예에 따라 도 2b의 디바이스로부터 라운드-게이트 FinFET의 형성을 도시하는 단면도 및 평면도이다.
도 7은 본 발명의 예시적 실시예에 따라 도 3a 내지 6B의 임의의 디바이스들을 포함하는 웨이퍼의 개략 평면도이다.
도 8a 내지 8C는 본 발명의 다른 구현에 따라 라운드-게이트 FinFET의 형성을 도시하는 단면도들이다.
본 발명의 하기 상세한 설명은 첨부 도면들에 관련된다. 다른 도면들에서의 동일 참조 번호들은 동일하거나 유사한 요소들을 나타낼 수 있다. 또한, 하기의 상세한 설명은 본 발명을 제한하지 않는다. 대신에, 본 발명의 범주는 첨부된 청구항들 및 그 등가물들에 의해 정의된다.
본 발명에 일관되는 구현들은 다른 핀 종횡비들을 갖는 다른 FinFET 디바이스들을 제공한다. 이러한 다른 핀 종횡비들은 FinFET 디바이스들의 전체 캐리어 이동도들을 조정하는데 사용될 수 있다.
도 1은 본 발명의 실시예에 따라 형성되는 반도체 디바이스(100)의 단면도이다. 도 1 및 후속 도면들이 단일 디바이스(100)를 도시하지만은, 반도체 기술분야의 당업자는 다른 디바이스들(예를 들어, 반도체 디바이스들(710, 720) 등)(도 7 참조)이 본원에서 설명되는 공정을 사용하여 반도체 디바이스(100)와 병행하여 동일 웨이퍼(또는 웨이퍼, 칩 등의 부분) 상에 형성될 수 있음을 이해할 것이다. 도 1을 참조하면, 반도체 디바이스(100)는 실리콘 기판(110), 매립 산화물층(120) 및 매립 산화물층(120) 상에 형성되는 실리콘층(130)을 실리콘 온 인슐레이터(SOI) 구조로 포함할 수 있다. 매립 산화물층(120) 및 실리콘층(130)은 종래 방식으로 기판(110)상에 형성될 수 있다.
예시적 구현에서, 매립 산화물층(120)은 실리콘 산화물을 포함할 수 있으며, 대략 1000 Å 내지 대략 3000 Å의 범위의 두께를 가질 수 있다. 실리콘층(130)은 단결정성 또는 대략 300 Å 내지 대략 1500 Å 범위의 두께를 갖는 다결정성 실리콘을 포함할 수 있다. 실리콘층(130)은 하기에서 상세하 설명되는 바와같이 이중-게이트 트랜지스터 디바이스에 대한 핀 구조를 형성하는데 사용된다.
본 발명에 일관되는 대안 구현들에서, 기판(110) 및 층(130)은 게르마늄과 같은 다른 반도체 물질들, 또는 실리콘-게르마늄과 같은 반도체 물질들의 조합들을 포함할 수 있다. 매립 산화물층(120)은 또한 다른 절연 물질들을 포함할 수 있다.
실리콘 질화물층 또는 실리콘 산화물층(예를 들어, SiO2)과 같은 상부 절연층(140)은 후속 식각 공정들 동안에 보호 캡으로서 동작하도록 실리콘층(130) 위에 형성될 수 있다. 예시적 구현에서, 절연층(140)은 대략 150 Å 내지 대략 700 Å 범위의 두께로 형성될 수 있다. 다음으로, 포토레지스트 물질이 후속 공정들에 대한 포토레지스트 마스크(150)를 형성하도록 증착 및 패턴화될 수 있다. 포토레지스트 물질은 임의의 종래 방식으로 증착 및 패턴화될 수 있다.
반도체 디바이스(100)가 이후에 식각될 수 있다. 예시적 구현에서, 절연층(140) 및 실리콘층(130)은 종래 방식으로 식각될 수 있는데, 여기서 식각은 핀을 형성하기 위해 매립 산화물층(120)에서 종료된다. 포토레지스트 마스크(150)가 이후에 제거될 수 있다. 핀 형성 이후에, 소스 및 드레인 영역들이 핀의 각 단부들에 인접하여 (예를 들어, 반도체 물질의 증착 또는 에피택셜 성장에 의해) 형성될 수 있다. 예를 들어, 예시적 실시예에서, 실리콘층, 게르마늄 또는 실리콘과 게르마늄의 조합된 층이 종래 방식으로 증착, 패턴화 및 식각되어 소스와 드레인 영역들을 형성할 수 있다. 대안적으로, 소스와 드레인 영역들은 핀을 형성하는 동일한 포토리소그래피 공정에서 형성될 수 있다.
도 2a는 상기 방식으로 형성되는 반도체(100)상의 핀 구조(210)의 개략 평면도이다. 소스 영역(220)과 드레인 영역(230)은 본 발명의 예시적 실시예에 따라 매립 산화물층(120) 상의 핀 구조(210)의 단부들에 인접하여 형성될 수 있다.
도 2b는 본 발명의 예시적 실시예에 따라 핀 구조(210)의 형성을 도시하는 도 2a의 라인 A-A'을 따른 단면도이다. 상술한 바와같이, 절연층(140)과 실리콘층(130)은 구조(210)를 형성하도록 식각될 수 있다. 구조(210)는 실리콘 핀(130)과 절연 캡(140)을 포함할 수 있다. 예시적 구현에서, 실리콘 핀(130)의 폭은 대략 10 Å에서 대략 100 Å의 범위가 될 수 있다.
소스/드레인 영역들(220 및 230)은 이 시점에서 또는 후속 공정 단계(예를 들어, 게이트 형성 이후)에서 도핑될 수 있다. 예를 들어, n-형 또는 p-형 불순물들이 소스/드레인 영역들(220 및 230)에 주입될 수 있다. 특정 주입량(implantation dosage)들 및 에너지들은 특정한 엔드 디바이스(end device) 요건들에 기초하여 선택될 수 있다. 기술분야의 당업자는 회로 요건들에 기초하여 소스/드레인 주입 공정을 최적화할 것이며, 이러한 동작들은 본 발명의 목적을 지나치게 불분명하지 않게 하기 위해 본원에서 개시되지 않는다. 이후에 소스/드레인 영역들(220 및 230)을 활성화하도록 활성 어닐링이 수행된다.
다양한 다르게-구조화된 FinFET 디바이스들은 도 2a 및 2B에 도시된 디바이스(100)으로부터 형성될 수 있다. 이러한 다른 FinFET 디바이스들은 1) 이중-게이트 FinFET, 2) π-게이트 FinFET, 3) u-게이트 FinFET, 및/또는 4) 라운드-게이트 FinFET을 포함할 수 있다. 이러한 4가지 예시적 타입의 FinFET 디바이스들은 본 발명의 원리와 관련하여 하기에서 더욱 상세히 설명될 것이다.
이중 게이트 FINFET
도 3a는 예시적 구현에 따라 도 2a 및 2B의 구조(210)로부터 이중-게이트 FinFET(300)의 형성을 도시하는 단면도이다. 비교적 얇은 게이트 산화물(310)이 도 3a에 도시된 바와같이 핀(130)의 노출되는 측면들 상에 형성될 수 있다. 예를 들어, 게이트 산화물(310)은 핀(130)상에 열적으로 성장될 수 있다. 게이트 산화물(310)은 핀(130)의 측면들 상에 대략 50 Å 내지 대략 150 Å의 두께로 성장할 수 있다.
게이트 물질층(320)이 게이트 산화물(310) 형성 이후에 핀 구조(210) 위에 증착될 수 있다. 예시적 구현에서, 게이트 물질층(320)은 종래 화학 기상 증착(CVD) 또는 다른 잘 알려진 기법들을 사용하여 증착되는 폴리실리콘을 포함할 수 있다. 대안적으로, 게르마늄 또는 실리콘과 게르마늄의 조합들과 같은 다른 반도체 물질들, 또는 다양한 금속 물질들이 게이트(320)에서 게이트 물질로서 사용될 수 있다.
도 3b의 평면도에 도시된 바와같이, 게이트는 게이트 물질층(320)에서 패턴화 및 식각되어 핀 구조(210)의 채널 영역에 걸쳐 연장하는 게이트 구조(330)를 형성할 수 있다. 결과적인 디바이스(300)는 대체로 "이중-게이트 FinFET"로서 언급될 수 있다.
게이트 구조(330)는 리소그래피(예를 들어, 포토리소그래피)에 의해 게이트 물질층(320)에서 정의될 수 있다. 도 3a 및 3B에 도시되지는 않았지만, 게이트 물질층(320)은 평탄화될 수 있으며, 하부 반사방지 코팅(BARC) 층 및 가능한 상부 반사방지 코팅(TAR) 층(미도시)은 게이트 물질층(320)의 식각을 용이하게 하기 위해 평탄화된 게이트 물질층(320)상에 증착될 수 있다. 반도체 기술분야의 당업자에 의해 이해될 바와같이, 평탄화된 게이트 물질층(320) 및 BARC 층은 오버라잉(overlying) 포토레지스트 층의 더욱 정확한 패턴화를 용이하게 한다. 결과적으로, 게이트 구조(330)의 임계 치수(CD)(즉, 게이트 폭과 같은 최소 피쳐 크기)는 대략 20 nm에서 대략 50 nm의 치수들로 형성될 수 있다.
게이트 구조(330)는 핀 구조(210)의 측면들 근처의 게이트 부분과 핀 구조(210)로부터 이격되어 있는 큰 전극 부분을 포함할 수 있다. 게이트 구조(330)의 전극 부분은 바이어싱 또는 이와달리 게이트 부분의 제어를 위한 접근가능한 전기적 접촉을 제공할 수 있다.
(도 3b의 라인 A-A'를 따라) 도 3a를 참조하면, 이중-게이트 FinFET(300)에서의 핀(130)의 채널들은 게이트 산화물(310)에 인접하여 핀(130)의 두 측벽들을 따라 존재할 수 있다. 핀(130)의 상부 표면 위의 비교적 두꺼운 절연 캡(140)은 핀(130)의 상부 표면에 채널 형성을 방지할 수 있다. 핀(130)의 측벽들을 따른 두 채널들은 이중-게이트 FinFET(300)에서 명칭 "이중-게이트"를 발생하는데, 이는 핀(130)의 두 측벽들에 인접하는 게이트 물질(320)이 두 게이트들(즉, "이중-게이트")을 구성하여 핀(130)의 측벽들을 따라 두 채널들을 제어하기 때문이다.
핀(130)의 두 측벽들은 공통 결정성 배향(예를 들어, 배향 <110>)을 가질 수 있다. 핀(130)의 측벽들의 공통의, 수직의, 결정성 배향 때문에, 이중-게이트 FinFET(300)에서의 핀(130)의 폭 변경들은 핀(130)의 다수 캐리어들(즉, N-형 디바이스들에 대한 전자들 및 P-형 디바이스들에 대한 정공들)의 이동도에 영향을 미치지 않는다. 다수 캐리어들의 이동도는 이중-게이트 FinFET(300)에서의 핀(130)의 두 측벽들의 공통 결정성 배향(예를 들어, 배향<110>)에 의해서만 결정될 수 있다.
π-게이트 FINFET
도 4a는 본 발명의 원리들에 일관되는 구현에 따라 도 2a 및 2B의 구조(210)로부터 π-게이트("파이-게이트") FinFET(400)의 형성을 도시하는 단면도이다. 초기에, 핀(130) 위의 절연 캡(140)은 (예를 들어, 선택적 식각에 의해) 제거될 수 있으며, 이는 단지 핀(130)만을 매립 산화물층(120)상에 남겨 놓는다. 비교적 얇은 게이트 산화물(410)은 이후에 도 4a에 도시된 바와같이 핀(130)의 노출되는 상부 및 측면들상에 형성될 수 있다. 예를 들어, 게이트 산화물(410)은 핀(130)상에서 열적으로 성장할 수 있다. 게이트 산화물(410)은 핀(130)의 상부 및 측면들 상에서 대략 50 Å에서 대략 150 Å의 두께로 성장할 수 있다.
게이트 물질층(420)은 게이트 산화물(410)의 형성 이후에 핀 구조(210) 위에 증착될 수 있다. 예시적 구현에서, 게이트 물질층(420)은 종래 화학 기상 증착(CVD) 또는 다른 잘 알려진 기법들을 사용하여 증착되는 폴리실리콘을 포함할 수 있다. 대안적으로, 게르마늄 또는 실리콘과 게르마늄의 조합과 같은 반도체 물질들, 또는 다양한 금속들이 층(420)의 게이트 물질로서 사용될 수 있다. 도시되지는 않았지만, 도 3a와 관련하여 상기에서 논의된 바와같이, 게이트 물질층(420)은 도 4a에 도시된 바와같이 후속 게이트 형성을 용이하게 하기 위해 평탄화될 수 있다.
도 4b의 평면도에서 도시된 바와같이, 게이트는 핀 구조(210)의 채널 영역에 걸쳐 연장하는 게이트 구조(430)를 형성하기 위해 게이트 물질(420)에서 패턴화 및 식각될 수 있다. 결과적인 디바이스(400)는 대체로 "π-게이트 FinFET"로서 언급될 수 있다.
게이트 구조(430)는 리소그래피(예를 들어, 포토리소그래피)에 의해 게이트 물질층(420)에서 정의될 수 있다. 도 4a 및 4B에서 도시되지는 않았지만, 하부 반사방지 코팅(BARC) 층 및 가능한 상부 반사방지(TAR) 코팅(미도시)이 게이트 물질층(420)의 식각을 용이하게 하기 위해 평탄화된 게이트 물질층(420)상에 증착될 수 있다. 상술한 바와같이, 평탄화된 게이트 물질층(420)과 BARC 층은 낮은 게이트 CD를 용이하게 할 수 있다.
게이트 구조(430)는 핀 구조(210)의 측면들 근처의 게이트 부분과 핀 구조(210)로부터 이격되어 있는 큰 전극 부분을 포함할 수 있다. 게이트 구조(430)의 전극 부분은 바이어싱 또는 이와달리 게이트 부분의 제어를 위한 접근가능한 전기적 접촉을 제공할 수 있다.
(도 4b의 라인 A-A'를 따라) 도 4a를 참조하면, π-게이트 FinFET(400)에서의 핀(130)의 채널들은 게이트 산화물(410)에 인접하여 핀(130)의 두 측벽들을 따라 존재할 수 있다. 핀(130)의 두 측벽들과 상부를 따른 세 채널들은 π-게이트 FinFET(400)에서 명칭 "π-게이트"를 발생하는데, 이는 핀(130)의 두 측벽들과 상부에 인접하는 게이트 물질(420)이 세 게이트들(즉, π-형태로)을 구성하여 핀(130)의 측벽들과 상부를 따라 세 채널들을 제어하기 때문이다.
π-게이트 FinFET(400)에서 핀(130)의 두 측벽들은 공통 결정성 배향(예를 들어, 배향 <110>)을 가질 수 있으며, 핀(130)의 상부 표면은 다른 결정성 배향(예를 들어, 배향 <100>)을 가질 수 있다. 핀(130)의 채널들의 다른 결정성 배향 때문에, π-게이트 FinFET(400)에서의 핀(130)의 폭 및/또는 높이 변경들은 이중-게이트 FinFET(300)과는 달리 핀(130)의 다수 캐리어들의 이동도에 영향을 미칠 수 있다. 이 점에서, 핀(130)에 대한 "핀 종횡비"를 H/W로서 정의하는 것이 유용할 수 있는데, 여기서 H는 핀(130)의 높이이고, W는 핀(130)의 폭이다. 도 4a는 π-게이트 FinFET(400)에서 핀(130)에 대한 높이(H)와 폭(W)을 도시한다.
다수 캐리어에 대한 캐리어 이동도는 다른 결정성 배향들(예를 들어, 배향<110>)에서보다 일부 결정성 배향들(예를 들어, 배향<100>)에서 높을 수 있다. 두개의 다른 결정성 방향들을 따른 채널들을 갖는 핀(130)에 대해, 전체 캐리어 이동도는 핀(130)의 측면들과 상부 표면에서의 캐리어 이동도들의 "평균"이 될 수 있다. 본원에서 사용되는 용어 "평균"은 핀(130)의 측면들과 상부 표면의 캐리어 이 동도들의 일부 (가능한) 가중된 조합을 나타내는 것으로서 엄격한 수학적 평균이 아닌 대강으로 해석되어야 함을 주목해야 한다. 핀(130)의 이러한 전체 이동도는 핀(130)의 상부 표면에서의 채널과 핀(130)의 측면들에서의 채널들의 단부들의 근접성과 같은 다양한 물리적 인자들로 인하여 정확한 수학적 정의가 가능하지 않을 수 있다.
하지만, 핀(130)의 전체 캐리어 이동도는 핀 종횡비(H/W)(즉, 핀(130)의 폭(W) 대 높이(H) 비율)를 가변함으로써 조정될 수 있다. 핀(130)의 전체 캐리어 이동도는 핀(130)의 상부 표면과 측면들 중 어느 것이 그 결정성 배향으로 인하여 높은 캐리어 이동도를 갖는지에 의존하여 핀 종횡비(H/W)의 증가에 따라 증가하거나 감소할 수 있다. 기술분야의 당업자들은 불필요한 실험 없이도 본원의 개시에 기초하여 π-게이트 FinFET(400)에서의 핀(130)의 바람직한 전체 캐리어 이동도를 달성하기 위해 핀(130)의 핀 종횡비(H/W)에 적절한 조정들(즉, 어느 방향으로--높거나 낮은지--얼마나 많은지)을 결정할 수 있다. 예를 들어, 핀(130)의 핀 종횡비(H/W)에 적절한 조정은 사용되는 특정 제조 공정/물질들에 의존할 수 있으며, 다양한 시험 장치들을 구성함으로써 및/또는 디바이스 모델링에 의해 불필요한 실험 없이 결정할 수 있다.
U-게이트 FINFET
도 5a는 본 발명의 원리들에 일관되는 구현에 따라 도 2a 및 2B에서의 구조(210)로부터 u-게이트 FinFET(500)의 형성을 도시하는 단면도이다. 종래 식각 화학(etch chemistry)은 도 5a에 도시된 바와같이 매립 산화물층(120) 부분들을 제거하는데 사용될 수 있다. 식각 동안에, 핀(130) 아래의 매립 산화물층(120) 부분은 도 5a에서의 영역들(505)에서 도시된 바와같이 제거될 수 있다. 이러한 핀(130) 아래의 가로방향 언더커트(undercut)는 핀(130) 아래의 매립 산화물층(120)을 더 식각하는 후속 공정들을 용이하게 하기 위해 사용될 수 있다.
제 2 식각은 이후에 핀(130) 아래의 매립 산화물층(120) 부분을 통해 가로방향으로 식각하도록 수행될 수 있다. 예시적 구현에서, 예를 들어 고압에서 HBr을 사용하는 등방성 식각은 도 5b에 도시된 바와같이 핀(130) 아래에 위치되는 매립 산화물층(120)을 통해 가로방향으로 식각하도록 수행될 수 있다. 핀(130)은 도 5b에 도시되는 단면도에서 매립 산화물층(120) 위에 효과적으로 매달려 있다. 하지만, 핀(130)의 단부들은 여전히 매립 산화물층(120)에 부착되어 있으며, 도 5b에 도시된 핀(130)의 매달린 부분은 각각 소스/드레인 영역들(220 및 230)에 인접하는 핀(130)의 단부들에서 매립 산화물층(120)에 의해 지지된다.
게이트 절연층이 이후에 핀(130) 위에 형성될 수 있다. 예를 들어, 얇은 산화물 막(510)이 도 5b에 도시되는 바와같이 게이트 절연층으로서 동작하도록 핀(130)의 노출되는 측면들과 하부 표면상에서 열적으로 성장할 수 있다. 산화물 막(510)은 대략 10 Å 내지 대략 30 Å의 두께로 성장할 수 있다. 하지만, 절연 캡(140)은 핀(130)의 상부를 보호한다.
게이트 물질층(520)은 이후에 도 5c에 도시된 바와같이 핀 구조(210) 주위에 증착될 수 있다. 게이트 물질층(520)은 후속적으로 형성되는 게이트 전극을 위한 게이트 물질을 포함할 수 있으며, 종래 화학 기상 증착(CVD)을 사용하여 대략 500 Å에서 대략 1000 Å 범위의 두께로 증착되는 폴리실리콘을 포함할 수 있다. 대안적으로, 게르마늄 또는 실리콘과 게르마늄의 조합들과 같은 다른 반도체 물질들, 또는 다양한 금속들이 게이트 물질층(520)의 게이트 물질로서 사용될 수 있다.
게이트 물질층(520)은 이후에 평탄화될 수 있다. 예를 들어, 화학적-기계적 연마(CMP)가 게이트 물질이 도 5c에 도시된 바와같이 수직 방향에서의 절연 캡(140)과 수평이 되거나 거의 수평이 되도록 수행될 수 있다. 도 5c를 참조하면, 핀(130)의 채널 영역에서의 게이트 물질층(520)의 단면도는 U-형태이며, 게이트 물질은 핀(130)의 하부 표면과 두 측면들상의 핀(130)을 둘러싸고 있다. 하지만, 핀(130)의 상부 표면은 절연 캡(140)에 의해 커버되어 있다.
게이트 물질층(520)은 이후에 u-게이트 FinFET(500)의 게이트 전극들(530 및 540)을 형성하도록 패턴화 및 식각될 수 있다. 예를 들어, 도 5d는 게이트 전극(530 및 540)이 형성된 이후에 본 발명에 일관되는 u-게이트 FinFET(500)의 평면도를 도시한다. 도시된 바와같이, u-게이트 FinFET(500)은 게이트 전극들(530 및 540)과 핀(130)의 하부 표면과 측면들을 둘러싸는 게이트 물질(520)(도 5c)을 갖는 구조를 포함한다.
(도 5d의 라인 A-A'를 따라) 도 5c를 참조하면, u-게이트 FinFET(500)에서의 핀(130)의 채널들은 게이트 산화물(510)에 인접하는 핀(130)의 하부와 두 측벽들을 따라 존재할 수 있다. 핀(130)의 하부와 측벽들을 따른 세 채널들은 u-게이트 FinFET(500)에서 명칭 "u-게이트"를 발생하는데, 이는 핀(130)의 하부와 두 측벽들에 인접하는 게이트 물질(520)이 세 게이트들(즉, U-형태로)을 구성하여 핀(130)의 하부와 측벽들을 따른 세 채널들을 제어하기 때문이다.
u-게이트 FinFET(500)에서의 핀(130)의 두 측벽들은 공통 결정성 배향(예를 들어, 배향<110>))을 가질 수 있으며, 핀(130)의 하부 표면은 다른 결정성 배향(예를 들어, 배향<100>을 가질 수 있다. 핀(130)의 채널들의 다른 결정성 배향들 때문에, u-게이트 FinFET(500)에서의 핀(130)의 종횡비(H/W)의 변경들은 π-게이트 FinFET(400)에 유사하게도 핀(130)의 캐리어들의 전체 이동도에 영향을 미칠 수 있다. 사실상, 종횡비(H/W)에 기초한 u-게이트 FinFET(500)에서의 핀(130)의 전체 이동도는 상술된 π-게이트 FinFET(400)에서의 핀(130)의 전체 이동도와 (반드시 동일하지는 않지만은) 매우 연관될 수 있다. 이러한 유사성은 π-형태 게이트와 u-형태 게이트와의 구조적 유사성에 기인할 수 있다(제 3 채널은 핀(130)의 상부 또는 하부 표면에 위치되는 점에서는 다르다).
π-게이트 FinFET(400)에 유사하게도, u-게이트 FinFET(500)에서의 핀(130)의 전체 캐리어 이동도는 핀 종횡비(H/W)를 변화시킴으로써 조정될 수 있다. 이 ㅍ핀(130)의 전체 캐리어 이동도는 핀(130)의 측면들과 하부 표면이 결정성 배향으로 인하여 높은 캐리어 이동도를 갖는지에 의존하여 핀 종횡비(H/W)의 증가와 함께 증가하거나 감소할 수 있다. 기술분야의 당업자들은 불필요한 실험 없이도 본원의 개시에 기초하여 u-게이트 FinFET(500)에서의 핀(130)의 바람직한 전체 캐리어 이동도를 달성하기 위해 핀(130)의 핀 종횡비(H/W)에 적절한 조정들을 결정할 수 있다.
라운드-게이트 FINFET
도 6a는 본 발명의 원리들에 일관되는 구현에 따라 도 2a 및 2B의 구조(210)로부터 라운드-게이트 FinFET(600)의 형성을 도시하는 단면도이다. 종래 식각 화학은 도 5a를 참조하여 상술한 바와같이 매립 산화물층(120)의 부분들을 제거하는데 사용될 수 있다. 제 2 식각이 이후에 핀(130) 아래의 매립 산화물층(120)의 부분을 통해 가로방향으로 식각하도록 수행될 수 있다. 예시적 구현에서, 예를 들어 고압에서 HBr을 사용하는 등방성 식각이 도 5b에 도시된 바와같이 핀(130) 아래에 위치되는 매립 산화물층(120)을 통해 가로방향으로 식각하도록 수행될 수 있다. 핀(130)은 도 5b를 참조하여 상술된 바와같이 매립 산화물층(120) 위에 효과적으로 매달려 있다.
도 5b와는 달리, 라운드-게이트 FinFET(600)을 형성하는 때에, 핀(130) 위의 절연 캡(140)은 (예를 들어, 선택적 식각에 의해) 제거될 수 있으며, 여기서 단지 핀(130)만이 매립 산화물층(120) 위에 매달려 있게 된다. 게이트 절연층은 이후에 핀(130)상에 형성될 수 있다. 예를 들어, 얇은 산화물 막(610)이 도 6a에 도시된 바와같이 게이트 절연층으로서 동작하도록 핀(130)의 모든 노출되는 표면들상에서 열적으로 성장할 수 있다. 산화물 막(610)은 대략 10 Å에서 대략 30 Å의 두께로 성장할 수 있다. 하지만, 절연 캡(140)은 핀(130)의 상부 표면을 보호한다.
게이트 물질층(620)은 도 6a에 도시된 바와같이 핀 구조(210) 주위에 증착될 수 있다. 게이트 물질층(620)은 후속적으로 형성되는 게이트 전극을 위한 게이트 물질을 포함할 수 있으며, 대략 500 Å에서 대략 1000 Å 범위의 두께로 종래 화학 기상 증착(CVD)을 사용하여 증착되는 폴리실리콘을 포함할 수 있다. 대안적으로, 게르마늄 또는 실리콘과 게르마늄의 조합들과 같은 다른 반도체 물질들, 또는 다양한 금속들이 게이트 물질로서 사용될 수 있다.
게이트 물질층(620)은 이후에 라운드-게이트 FinFET(600)의 게이트 구조(630)를 형성하도록 패턴화 또는 식각될 수 있다. 예를 들어, 도 6b는 게이트 구조(630)의 형성 이후에 본 발명에 일관되는 라운드-게이트 FinFET(600)의 평면도를 도시한다. 도시된 바와같이, 라운드-게이트 FinFET(600)은 핀(130)의 모든 네 측면들을 둘러싸는 게이트 물질층(620)(도 6a)을 갖는 게이트 구조(630)를 포함한다.
(도 6b의 라인 A-A'를 따라) 도 6a를 참조하면, 라운드-게이트 FinFET(600)에서의 핀(130)의 채널들은 게이트 산화물(610)에 인접하는 핀(130)의 두 측벽들, 상부 및 하부를 따라 존재할 수 있다. 핀(130)의 측벽들, 상부 및 하부를 따른 네 채널들은 라운드-게이트 FinFET(600)에서 명칭 "라운드-게이트"를 발생하는데, 이는 게이트 물질(620)이 핀(130) "주위의" 네 게이트들을 구성하여 핀(130)의 측면, 상부 및 하부를 따른 네 채널들을 제어하기 때문이다.
라운드-게이트 FinFET(600)에서의 핀(130)의 두 측벽들은 공통 결정성 배향(예를 들어, 배향<110>)을 가질 수 있으며, 핀(130)의 상부 및 하부 표면들은 다르지만, 공통 결정성 배향(예를 들어, 배향<100>)을 가질 수 있다. 핀(130)의 채널들의 다른 결정성 배향들 때문에, 라운드-게이트 FinFET(600)에서의 핀(130)의 종횡비(H/W)의 변경들은 π-게이트 FinFET(400)과 u-게이트 FinFET(500)과 마찬가지로 핀(130)의 캐리어들의 전체 이동도에 영향을 미칠 수 있다. 사실상, 종횡비(H/W)에 기초한 라운드-게이트 FinFET(600)에서의 핀(130)의 전체 이동도는 π-게이트 FinFET(400)과 u-게이트 FinFET(500)과는 다소 다르게 행동할 수 있는데, 이는 적어도 라운드-게이트 FinFET(600)에서의 핀(130)이 π-게이트 FinFET(400)과 u-게이 트 FinFET(500)에 비해 하나 이상의 수평 채널을 갖기 때문이다. 특히, 핀(130)의 상부 또는 하부 표면상의 이러한 부가적인 채널은 π-게이트 FinFET(400)나 u-게이트 FinFET(500)에 대한 전체 이동도 값들과 다르게 라운드-게이트 FinFET(600)에 대한 "평균" 전체 이동도를 가중시킬 수 있다.
π-게이트 FinFET(400)에 유사하게도, 라운드-게이트 FinFET(600)에서의 핀(130)의 전체 캐리어 이동도는 핀 종횡비(H/W)를 가변함으로써 조정될 수 있다. 핀(130)의 전체 캐리어 이동도는 핀(130)의 측면들과 상부/하부 표면들이 결정성 배향으로 인하여 높은 캐리어 이동도를 갖는지에 의존하여 핀 종횡비(H/W)의 증가와 함께 증가하거나 감소할 수 있다. 기술분야의 당업자들은 불필요한 실험 없이도 본원의 개시에 기초하여 라운드-게이트 FinFET(600)에서의 핀(130)의 바람직한 전체 캐리어 이동도를 달성하기 위해 핀(130)의 핀 종횡비(H/W)에 적절한 조정들을 결정할 수 있다.
다른 캐리어 이동도들을 갖는 예시적 구현들
도 7은 본 발명의 예시적 실시예에 따라 FinFET 디바이스들(710, 720 및 730)을 포함하는 웨이퍼의 개략 평면도이다. 매립 산화물층(120)은 웨이퍼(또는 칩)를 도시하는데, 도시된 세개의 디바이스들(710, 720 및 730)이 웨이퍼 위에서 형성된다. 디바이스들(710, 720 및 730) 중 적어도 두개는 다른 전체 캐리어 이동도들을 가질 수 있다. 디바이스들(710, 720 및 730) 모두는 π-게이트 FinFET(400), u-게이트 FinFET(500), 및 라운드 게이트 FinFET(600) 중 하나의 디바이스 타입이 될 수 있다. 대안적으로, 디바이스들(710, 720 및 730)은 이중-게이트 FinFET(300), π-게이트 FinFET(400), u-게이트 FinFET(500), 및 라운드 게이트 FinFET(600) 중 두개 이상의 다른 디바이스 타입들을 포함할 수 있다. 예를 들어, 이중-게이트 FinFET(300)과 π-게이트 FinFET(400), u-게이트 FinFET(500), 및 라운드 게이트 FinFET(600) 중 하나는 동일 핀 종횡비(H/W)를 가질 수 있지만, 이에 불구하고 FinFET(400/500/600)에서의 부가적인 수평으로-배향되는 채널(들)로 인하여 다른 전체 캐리어 이동도들을 가질 수 있다.
더욱이, 디바이스들(710, 720 및 730)의 그룹은 모두 N-형 MOS(NMOS) 디바이스들, P-형 MOS(PMOS) 디바이스들, 또는 NMOS와 PMOS 디바이스들의 일부 조합(예를 들어, 상보 MOS(CMOS) 디바이스들)가 될 수 있다. 디바이스들(710, 720 및 730)이 다른 디바이스들에 연결되거나 상호연결될 수 있지만은, 이 연결들은 표현의 명확화를 위해 도 7에서 도시되지 않는다.
기술분야의 당업자들은 다른 디바이스들(예를 들어, 디바이스들(710 및 720))이 다양한 설계 이유들로 (다른 핀 종횡비들(H/W)에 의하여) 다른 전체 캐리어 이동도들로 형성될 수 있음을 본원의 개시를 고려하여 이해할 것이다. 예를 들어, 전체 캐리어 이동도는 디바이스(710/720) 타입에 기초하여 변할 수 있다. 본 발명의 원리들에 일관되는 하나의 구현에서, NMOS 디바이스들은 동일 웨이퍼/칩 상에서 PMOS 디바이스들의 전체 캐리어 이동도(다르게 선택된 핀 종횡비에 의함)에 비해 크기에서 큰 전체 캐리어 이동도(선택된 핀 종횡비에 의함)로 형성될 수 있다. 대안적으로, PMOS 디바이스들은 동일 웨이퍼/칩상에서 NMOS 디바이스들의 전체 캐리어 이동도에 비해 크기에서 큰 전체 캐리어 이동도로 형성될 수 있다. 대안적 으로, NMOS 디바이스(예를 들어, 디바이스(710))와 PMOS 디바이스(예를 들어, 디바이스(720))에 대한 핀 종횡비들은 디바이스들의 전체 캐리어 이동도들이 거의 일치하도록 선택될 수 있다.
소정의 회로 요소(예를 들어, 인버터, NAND 게이트, 메모리 요소, NOR 게이트 등) 내의 핀 종횡비들(H/W)을 가변하는 것이 또한 유익할 수 있다. 예를 들어, 단일 회로 요소 내에서, 하나의 FinFET 디바이스(710)는 제 1 핀 종횡비(H/W1)를 가질 수 있다. 회로 요소 내의 다른 FinFET 디바이스(720)는 예를 들어, 디바이스들(710/720) 간의 구동 전류의 균형을 달성하기 위해 제 2 핀 종횡비(H/W2)를 가질 수 있다. 본 발명의 원리들에 일관되는 일부 구현들에서, 회로 요소의 디바이스들(710 및 720)의 다른 종횡비 핀들은 (예를 들어, 도 7의 디바이스(710)의 소스/드레인 영역을 디바이스(720)의 드레인/소스 영역에) 전기적으로 연결될 수 있다.
대안적으로, 또는 부가적으로, 핀 종횡비들(H/W)은 회로 요소들 내에서 변할 수 있다. 예를 들어, 하나의 회로 요소는 하나 이상의 FinFET 디바이스들을 포함할 수 있으며, FinFET 디바이스(710)는 제 1 핀 종횡비(H/W1)와 관련 제 1 전체 캐리어 이동도를 가질 수 있다. 개별 회로 요소는 제 2 핀 종횡비(H/W2)와 관련 제 2 전체 캐리어 이동도를 갖는 하나 이상의 FinFET 디바이스들(720)을 포함할 수 있다.
더욱이, 하나 이상의 설계 제약은 본원에서 개시되는 발명의 원리들에 일관되는 디바이스들(710 내지 730)의 핀 종횡비(들)를 가변함으로써 만족될 수 있다. 예를 들어, 디바이스들(710 및 720)은 각각 CMOS 디바이스의 NMOS 및 PMOS 구성요소들이 될 수 있다. 또한, 일부 기존의 설계 룰이 존재할 수 있는데, 이는 예를 들어, PMOS 채널 폭이 NMOS 채널 폭에 대해 2:1 비율을 갖게 하여, 이러한 방식으로 배열되는, 전형적인, 플래너 MOSFET 디바이스들의 구동 전류들이 일부 기존의 관계를 갖도록 하는 것이다. 디바이스들(710 및 720)의 핀 종횡비들의 조정은 디바이스들(710 및 720)의 구동 전류들 간의 기존의 관계를 유지하면서 다른 채널 폭 비율(예를 들어, 3:2)을 허용할 수 있다. 즉, 디바이스들(710 및 720)의 각 폭들(W1 및 W2)은 3:2 비율을 갖도록 세팅될 수 있으며, 디바이스들(710 및 720)의 각 높이들(H1 및 H2)은 각 핀 종횡비들(H1/W1 및 H2/W2)이 기존의 구동 전류 관계를 발생하도록 조정될 수 있다.
대안적으로, 디바이스들(710 및 720)의 핀 종횡비들의 조정은 디바이스들(710 및 720)의 구동 전류들 간의 새로운 관계를 생성하면서 동일 채널 폭 비율(예를 들어, 2:1)을 허용할 수 있다. 즉, 디바이스들(710 및 720)의 각 폭들(W1 및 W2)은 2:1 비율로 세팅될 수 있으며, 디바이스들(710 및 720)의 각 높이들(H1 및 H2)은 각 핀 종횡비들(H1/W1 및 H2/W2)이 새로운 구동 전류 관계(예를 들어, 디바이스들(710/720) 간의 등가 구동 전류들)를 발생하도록 조정될 수 있다.
기술분야의 당업자들은 다른 디바이스들(710 및 720)의 핀 폭들(예를 들어, 폭들(W1 및 W2))은 패턴에 사용되는 마스크(들), 예를 들어 도 2b의 핀(130)을 형성하는데 사용되는 도 1의 포토레지스트 마스크(150)를 조정함으로써 선택될 수 있다. 유사하게는, 다른 디바이스들(710, 720)의 핀 높이들(예를 들어, 높이들(H1 및 H2))은 그 높이들을 감소하기 위해 일부 핀들(130)을 선택적으로 마스킹하고, 다른 노출되는 핀들(130)을 식각함으로써 선택될 수 있다.
따라서, 본 발명에 일치하여, 다른 FinFET 디바이스들(710/720/730)은 다른 핀 종횡비들로 형성될 수 있다. 이러한 다른 디바이스들(710/720/730)은 동일 웨이퍼 또는 칩상에 형성될 수 있으며, 동일한 전체 캐리어 이동도 또는 다른 전체 캐리어 이동도를 나타낼 수 있다. 유익하게는, 결과적인 구조는 양호한 단채널 특성을 나타낸다. 게다가, 본 발명은 증가한 유연성을 제공하며, 종래 공정으로 쉽게 집적될 수 있다.
다른 구현
일부 구현들에서, 상술된 것과 다른 라운드-게이트 FinFET를 형성하는 것이 바람직할 수 있다. 도 8a 내지 8C는 본 발명의 다른 구현에 따라 라운드-게이트 FinFET(800)의 형성을 도시하는 단면도이다. 도 8a는 핀 형성 이후의 공정 단계를 도시하는 단면도이다(도 2b에 유사함). 실리콘 핀(840)은 제 1 절연층(830), 제 2 절연층(820) 및 기판(810) 상에 형성될 수 있다. 도 8a에 도시되지는 않았지만, 핀(840)은 단부에서 (도 2a에 유사한) 소스 및 드레인 영역들에 연결될 수 있다.
선택적 식각은 이후에 도 8b에 도시된 바와같이 핀(840) 아래의 제 1 절연층(830) 부분을 제거하도록 수행될 수 있다. 핀(840)은 제 2 절연층(820) 위에 효과적으로 매달려 있다. 하지만, 핀(840)의 단부들은 여전히 잔여 제 1 절연층(830)에 부착되며, 도 8b에 도시된 핀(840)의 매달린 부분은 소스/드레인 영역들(미도시)에 인접하는 핀(840)의 단부들에서 제 1 절연층(830)에 의해 지지될 수 있다.
게이트 절연층은 이후에 핀(840)상에 형성될 수 있다. 예를 들어, 얇은 산화물 막(850)이 도 8c에 도시된 바와같이 게이트 절연층으로서 동작하도록 핀(840)의 모든 노출되는 표면들상에서 열적으로 성장할 수 있다. 산화물 막(850)은 대략 10 Å 내지 대략 30 Å의 두께로 성장할 수 있다.
게이트 물질층(860)이 도 6a에서 또한 도시된 바와같이 이후에 핀 구조(840) 주위에 증착될 수 있다. 게이트 물질층(860)은 후속적으로 형성되는 게이트 전극을 위한 게이트 물질을 포함할 수 있으며, 대략 500 Å에서 대략 1000 Å의 범위의 두께로 종래 화학 기상 증착(CVD)을 사용하여 증착되는 폴리실리콘을 포함할 수 있다. 대안적으로, 게르마늄 또는 실리콘과 게르마늄의 조합들과 같은 다른 반도체 물질들, 또는 다양한 금속들이 게이트 물질로서 사용될 수 있다. 게이트 물질층(860)은 본원의 다른곳에서 설명되는 바와같이 라운드-게이트 FinFET(800)에 대한 게이트와 게이트 전극으로 후속적으로 패턴화될 수 있다. 이러한 방식으로, 라운드-게이트 FinFET(800)은 핀(840) 아래의 절연층(830)(또는 다른 희생층)의 제거에 의해 형성될 수 있다.
이전의 상세한 설명들에서, 본 발명의 철저한 이해를 제공하기 위해 특정 물질들, 구조들, 화학 물질들, 공정들 등과 같은 수많은 특정 상세사항들이 제시되었다. 하지만, 본 발명은 본원에서 제시되는 특정 상세사항들에 의지하지 않고도 실 시될 수 있다. 다른 경우들에서, 잘 알려진 공정 구조들은 본 발명의 목적을 불필요하게 불분명하지 않게 하기 위해 상세하게 설명되지 않는다.
본 발명에 따라 반도체 디바이스의 제조에 있어서 사용되는 절연층 및 도전층들은 종래 증착 기법들에 의해 증착될 수 있다. 예를 들어, 저압 CVD(LPCVD)와 개선된 CVD(ECVD)를 포함하는 다양한 타입의 CVD 공정들과 같은 금속화 기법들이 이용될 수 있다.
본 발명은 임의의 다양한 타입의 반도체 디바이스들의 형성에 응용가능하며, 따라서, 상세사항들은 본 발명의 목적을 불분명하게 하는 것을 피하기 위해 제시되지 않았다. 본 발명을 실시함에 있어서, 종래 포토리소그래픽 및 식각 기법들이 이용되며, 따라서, 이러한 기법들의 상세사항들은 본원에서 상세히 제시되지 않는다.
더욱이, FinFET 디바이스들(400/500/600)의 측면들이 <110> 결정성 배향을 갖는 것으로서 설명되었으며, 상부/하부 표면들이 <100> 결정성 배향을 갖는 것으로서 설명되었지만은, 다른 구현들에서 이러한 디바이스들의 제조는 <100> 결정성 배향을 갖는 측면들과 <110> 또는 <111>과 같은 다른 결정성 배향을 갖는 상부/하부 표면들을 초래할 수 있다.
단지 본 발명의 바람직한 실시예들 및 다용도성의 몇가지 예들만이 도시되고 본 개시에서 설명된다. 본 발명은 다양한 다른 조합들과 환경들을 사용할 수 있으며, 본원에서 표현되는 바와같이 발명적 개념의 범주 내에서 변형될 수 있음을 이해해야 한다.
본 출원의 상세한 설명에서 사용되는 어떠한 요소, 동작, 또는 명령도, 이와 같이 명백하게 설명되지 않는 경우에 본 발명에 중요하거나 필수적인 것으로서 해석되지 않아야 한다. 명세서상의 기술설명에서 단수의 의미는 복수의 의미를 지닐 수 있다. 오직 단수의 의미를 갖는 것에 대해서는 하나 또는 이와 유사한 언어를 사용하여 표현하였다. 본 발명의 범주는 청구항들 및 그 등가물들에 의해 정의된다.

Claims (17)

  1. 반도체 디바이스에 있어서,
    기판과;
    상기 기판상에 형성되는 절연층과;
    상기 절연층상에 형성되는 제 1 디바이스와, 여기서 상기 제 1 디바이스는: 상기 절연층 상에 형성되며 제 1 핀 종횡비를 갖는 제 1 핀과, 상기 제 1 핀의 4개의 표면에 형성되는 제 1 게이트 유전층과, 그리고 상기 제 1 핀의 상기 4개의 표면에서 상기 제 1 게이트 유전층에 인접하게 형성되는 제 1 게이트 물질층을 포함하며; 그리고
    상기 절연층상에 형성되는 제 2 디바이스를 포함하여 구성되며, 여기서 상기 제 2 디바이스는 상기 절연층 상에 형성되며 상기 제 1 핀 종횡비와 다른 제 2 핀 종횡비를 갖는 제 2 핀을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 제 1 디바이스는 NMOS 디바이스이며, 상기 제 2 디바이스는 PMOS 디바이스인 것을 특징으로 하는 반도체 디바이스.
  3. 제 1항에 있어서,
    상기 제 1 디바이스와 상기 제 2 디바이스는 단일 회로 요소에 포함되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1항에 있어서,
    상기 제 1 디바이스의 제 1 핀에서의 제 1 캐리어 이동도는 상기 제 2 디바이스의 제 2 핀에서의 제 2 캐리어 이동도와 다른 것을 특징으로 하는 반도체 디바이스.
  5. 제 1항에 있어서,
    상기 제 2 디바이스는:
    상기 제 2 핀의 적어도 3개의 표면들 상에 형성되는 제 2 게이트 절연층과, 그리고
    상기 제 2 핀의 상기 적어도 3개의 표면들 상에 형성되는 제 2 게이트 물질층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 5항에 있어서,
    상기 제 2 게이트 절연층과 상기 제 2 게이트 물질층은 상기 제 2 핀의 4개의 표면들 상에 형성되는 것을 특징으로 하는 반도체 디바이스.
  7. 반도체 디바이스로서,
    절연층과;
    상기 절연층 상에 형성되는 제 1 디바이스와, 여기서 상기 제 1 디바이스는 상기 절연층 상에 형성되며 제 1 높이와 제 1 폭을 갖는 제 1 핀과, 상기 제 1 절연층에 인접하는 제 1 게이트를 포함하며; 그리고
    상기 절연층 상에 형성되는 제 2 디바이스를 포함하며,
    상기 제 2 디바이스는, 상기 절연층 상에 형성되며 제 2 높이와 제 2 폭을 갖는 제 2 핀과, 상기 제 2 핀의 적어도 3개의 표면에 형성되는 제 2 유전층과, 상기 제 2 유전층에 인접하는 제 2 게이트를 포함하며,
    상기 제 1 높이와 상기 제 1 폭의 제 1 비율은 상기 제 2 높이와 상기 제 2 폭의 제 2 비율과 다르고,
    상기 제 1 비율은 상기 제 1 핀에 관하여 제 1 캐리어 이동도를 생성하도록 선택되고, 상기 제 2 비율은 상기 제 2 핀에 관하여 제 2 캐리어 이동도를 생성하도록 선택되는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7항에 있어서,
    상기 절연층 상에 형성되는 제 3 디바이스를 더 포함하여 구성되며,
    상기 제 3 디바이스는:
    상기 절연층 상에 형성되며 제 3 높이와 제 3 폭을 갖는 제 3 핀과,
    상기 제 3 핀의 적어도 3개의 측면들 상에 형성되는 제 3 절연층과, 그리고
    상기 제 3 절연층에 인접하는 제 3 게이트를 포함하며,
    상기 제 3 높이와 상기 제 3 폭의 제 3 비율은 상기 제 1 비율 및 상기 제 2 비율과 다르고,
    상기 제 3 비율은 상기 제 3 핀에 관하여 제 3 캐리어 이동도를 생성하도록 선택되고, 제 3 캐리어 이동도는 상기 제 1 및 상기 제 2 캐리어 이동도중 적어도 하나와 다른 것을 특징으로 하는 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    절연층과;
    상기 절연층 상에 형성되는 N-형 디바이스와, 여기서 상기 N-형 디바이스는 상기 절연층 상에 형성되며 제 1 높이와 제 1 폭을 갖는 제 1 핀을 포함하고; 그리고
    상기 절연층 상에 형성되는 P-형 디바이스를 포함하며,
    상기 P-형 디바이스는 상기 절연층 상에 형성되며 제 2 높이와 제 2 폭을 갖는 제 2 핀을 포함하고,
    상기 제 2 폭은 상기 제 1 폭의 소정의 배수로 되고,
    상기 제 1 높이와 상기 제 2 높이는 상기 N-형 디바이스의 캐리어 이동도가 상기 P-형 디바이스의 캐리어 이동도와 일치하도록 된 것을 특징으로 하는 반도체 디바이스.
  10. 제 1항에 있어서,
    상기 제 1 및 상기 제 2 핀의 종횡비는 상기 제 1 및 상기 제 2 핀에 대해 각각 제 1 및 제 2 캐리어 이동도를 생성하도록 선택되고, 상기 제 1 및 상기 제 2 캐리어 이동도는 서로 다른 것을 특징으로 하는 반도체 디바이스.
  11. 제 7항에 있어서,
    상기 제 1 디바이스는 NMOS 디바이스이며, 상기 제 2 디바이스는 PMOS 디바이스인 것을 특징으로 하는 반도체 디바이스.
  12. 제 7항에 있어서,
    상기 제 1 디바이스와 상기 제 2 디바이스는 단일 회로 요소에 포함되는 것을 특징으로 하는 반도체 디바이스.
  13. 제 7항에 있어서,
    상기 제 1 디바이스의 제 1 핀에서의 제 1 캐리어 이동도는 상기 제 2 디바이스의 제 2 핀에서의 제 2 캐리어 이동도와 같은 것을 특징으로 하는 반도체 디바이스.
  14. 제 7항에 있어서,
    상기 제 1 디바이스 또는 상기 제 2 디바이스는 π-게이트 FINFET 또는 u-게이트 FINFET 또는 라운드-게이트 FINFET인 것을 특징으로 하는 반도체 디바이스.
  15. 제 7항에 있어서,
    상기 제 1 캐리어 이동도는 상기 제 2 캐리어 이동도와 서로 다른 것을 특징으로 하는 반도체 디바이스.
  16. 제 7항에 있어서,
    상기 제 1 및 상기 제 2 높이 각각은 그 범위가 300Å 내지 1,500Å인 것을 특징으로 하는 반도체 디바이스.
  17. 제 9항에 있어서,
    상기 소정의 배수는 1.5 또는 2인 것을 특징으로 하는 반도체 디바이스.
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