JPH06342911A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06342911A JPH06342911A JP13016793A JP13016793A JPH06342911A JP H06342911 A JPH06342911 A JP H06342911A JP 13016793 A JP13016793 A JP 13016793A JP 13016793 A JP13016793 A JP 13016793A JP H06342911 A JPH06342911 A JP H06342911A
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- silicon substrate
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Abstract
(57)【要約】
【目的】 縦型ＳＯＩＭＯＳＦＥＴのトランジスタ形成
アイランド部をその下のシリコン基板と分離するための
フィールド酸化膜によって生じる応力を緩和する。 【構成】 縦型ＳＯＩＭＯＳＦＥＴのトランジスタ形成
アイランド部に、このトランジスタ形成アイランド部よ
り幅の広い土台部を設け、トランジスタ形成アイランド
部の下部をエッチングした後で、熱酸化を行う。また、
異なる幅のトランジスタ形成アイランド部を有する縦型
ＳＯＩＭＯＳＦＥＴには、幅の広いトランジスタ形成ア
イランド部の下部のみ追加エッチングし、その後、熱酸
化を行う。
アイランド部をその下のシリコン基板と分離するための
フィールド酸化膜によって生じる応力を緩和する。 【構成】 縦型ＳＯＩＭＯＳＦＥＴのトランジスタ形成
アイランド部に、このトランジスタ形成アイランド部よ
り幅の広い土台部を設け、トランジスタ形成アイランド
部の下部をエッチングした後で、熱酸化を行う。また、
異なる幅のトランジスタ形成アイランド部を有する縦型
ＳＯＩＭＯＳＦＥＴには、幅の広いトランジスタ形成ア
イランド部の下部のみ追加エッチングし、その後、熱酸
化を行う。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特に、
縦型ＳＯＩＭＯＳＦＥＴ（Silicon on Insulating MOS
Filed Effect Transistor）の構造およびその製造方法
に関するものである。
縦型ＳＯＩＭＯＳＦＥＴ（Silicon on Insulating MOS
Filed Effect Transistor）の構造およびその製造方法
に関するものである。
【０００２】
【従来の技術】従来、縦型ＳＯＩＭＯＳＦＥＴには、例
えば、アイ．イー．イー．イー．エレクトロン デバイ
ス レター（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔ．ｖｏｌ．１１ ｐｐ．３６〜３８，１９
９０）に開示されるものがあり、図４（ａ）〜（ｄ）
は、同文献に開示された縦型ＳＯＩＭＯＳＦＥＴの製造
方法を示す断面フロー図である。図４を参照して、従来
の縦型ＳＯＩＭＯＳＦＥＴの製造方法を以下に説明す
る。
えば、アイ．イー．イー．イー．エレクトロン デバイ
ス レター（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔ．ｖｏｌ．１１ ｐｐ．３６〜３８，１９
９０）に開示されるものがあり、図４（ａ）〜（ｄ）
は、同文献に開示された縦型ＳＯＩＭＯＳＦＥＴの製造
方法を示す断面フロー図である。図４を参照して、従来
の縦型ＳＯＩＭＯＳＦＥＴの製造方法を以下に説明す
る。
【０００３】まず、シリコン基板４０１に、熱酸化によ
り２５０Åのシリコン酸化膜４０３を形成した後、ケミ
カル・ヴェイパー・デポジション（以下ＣＶＤという）
法により２０００Åのシリコン窒化膜４０５を形成す
る。さらに、フォトレジストを窒化膜４０５上に形成
し、周知のフォトリソグラフィー法によりレジストパタ
ーンを形成する。次いで、このレジストパターンをマス
クとして、リアクティブ・イオン・エッチング（以下Ｒ
ＩＥという）を行い窒化膜４０５、酸化膜４０３および
シリコン基板４０１を選択的に除去し、シリコンアイラ
ンド４０１ａを形成する。その後、熱酸化により１００
Åのシリコン酸化膜４０７をシリコンアイランド４０１
ａの側壁およびシリコン基板４０１の露出表面に形成す
る（図４（ａ））。
り２５０Åのシリコン酸化膜４０３を形成した後、ケミ
カル・ヴェイパー・デポジション（以下ＣＶＤという）
法により２０００Åのシリコン窒化膜４０５を形成す
る。さらに、フォトレジストを窒化膜４０５上に形成
し、周知のフォトリソグラフィー法によりレジストパタ
ーンを形成する。次いで、このレジストパターンをマス
クとして、リアクティブ・イオン・エッチング（以下Ｒ
ＩＥという）を行い窒化膜４０５、酸化膜４０３および
シリコン基板４０１を選択的に除去し、シリコンアイラ
ンド４０１ａを形成する。その後、熱酸化により１００
Åのシリコン酸化膜４０７をシリコンアイランド４０１
ａの側壁およびシリコン基板４０１の露出表面に形成す
る（図４（ａ））。
【０００４】次に、ＣＶＤ法により全面に１０００Åの
シリコン窒化膜を形成した後に、ＲＩＥにより全面をエ
ッチバックすることにより、シリコンアイランド４０１
ａの側壁に形成されたシリコン酸化膜上におよびシリコ
ン窒化膜４０５側壁に、シリコン窒化膜のスペーサ４０
９を形成する。さらに、シリコン窒化膜４０５およびシ
リコン窒化膜のスペーサ４０９をマスクとして、フッ酸
と硝酸の混合液を用いて、シリコン酸化膜４０７をエッ
チングする。その後、シリコン基板４０１の露出表面を
わずかにエッチングする（図４（ｂ））。
シリコン窒化膜を形成した後に、ＲＩＥにより全面をエ
ッチバックすることにより、シリコンアイランド４０１
ａの側壁に形成されたシリコン酸化膜上におよびシリコ
ン窒化膜４０５側壁に、シリコン窒化膜のスペーサ４０
９を形成する。さらに、シリコン窒化膜４０５およびシ
リコン窒化膜のスペーサ４０９をマスクとして、フッ酸
と硝酸の混合液を用いて、シリコン酸化膜４０７をエッ
チングする。その後、シリコン基板４０１の露出表面を
わずかにエッチングする（図４（ｂ））。
【０００５】その後、１１００℃の熱酸化処理により、
フィールド酸化膜４１１を形成する（図４（ｃ））。こ
のようにして、シリコンアイランド４０１ａは、シリコ
ン基板４０１と絶縁される。
フィールド酸化膜４１１を形成する（図４（ｃ））。こ
のようにして、シリコンアイランド４０１ａは、シリコ
ン基板４０１と絶縁される。
【０００６】以下、周知の方法により、シリコン窒化膜
４０５、シリコン窒化膜のスペーサ４０９およびシリコ
ン酸化膜４０５、４０７を除去した後、ゲート酸化膜
（図示せず）、ゲート電極４１７およびソース、ドレイ
ン拡散層４１３、４１５を形成し、図４（ｄ）に示すよ
うな縦型ＳＯＩＭＯＳＦＥＴが得られる。
４０５、シリコン窒化膜のスペーサ４０９およびシリコ
ン酸化膜４０５、４０７を除去した後、ゲート酸化膜
（図示せず）、ゲート電極４１７およびソース、ドレイ
ン拡散層４１３、４１５を形成し、図４（ｄ）に示すよ
うな縦型ＳＯＩＭＯＳＦＥＴが得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、前記の
製造方法では、図４（ｃ）を参照して説明したように、
シリコン基板４０１とシリコンアイランド４０１ａを絶
縁するためのフィールド酸化膜形成工程において、シリ
コンアイランドの下部を熱酸化するためシリコンアイラ
ンド４０１ａ内にバーズビークが生じる。このため、シ
リコンアイランド４０１ａが、応力を受け欠陥が発生す
るという問題点があった。
製造方法では、図４（ｃ）を参照して説明したように、
シリコン基板４０１とシリコンアイランド４０１ａを絶
縁するためのフィールド酸化膜形成工程において、シリ
コンアイランドの下部を熱酸化するためシリコンアイラ
ンド４０１ａ内にバーズビークが生じる。このため、シ
リコンアイランド４０１ａが、応力を受け欠陥が発生す
るという問題点があった。
【０００８】さらに、図４（ｅ）に示すようなシリコン
アイランド幅Ｗ１、Ｗ２の異なる２つのシリコンアイラ
ンドを形成した場合、幅の広いシリコンアイランドが完
全に分離するまで熱酸化しなければならず、幅の狭いシ
リコンアイランドが、応力を受け欠陥が発生するという
問題点があった。
アイランド幅Ｗ１、Ｗ２の異なる２つのシリコンアイラ
ンドを形成した場合、幅の広いシリコンアイランドが完
全に分離するまで熱酸化しなければならず、幅の狭いシ
リコンアイランドが、応力を受け欠陥が発生するという
問題点があった。
【０００９】この発明は、以上述べた、バーズビークの
発生による、シリコンアイランドの欠陥を防止するため
の、半導体装置の製造方法を提供することを目的とす
る。
発生による、シリコンアイランドの欠陥を防止するため
の、半導体装置の製造方法を提供することを目的とす
る。
【００１０】さらに、幅の異なるシリコンアイランドを
有する半導体装置においてもシリコンアイランドの欠陥
を防止する半導体装置の製造方法を提供することを目的
とする。
有する半導体装置においてもシリコンアイランドの欠陥
を防止する半導体装置の製造方法を提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明の第１の発明は、
ほぼ直方体形状の第１および第２のシリコン島を基準面
上に有するシリコン基板であって、前記第１および第２
のシリコン島はそれぞれが接合した接合面を有し、前記
第１のシリコン島の底面の短辺は、前記第２のシリコン
島の底面の短辺より短い第１のシリコン島を有するシリ
コン基板を準備する工程と、前記第１および第２のシリ
コン島の前記基準面近傍を等方性エッチングする工程
と、前記シリコン基板の前記基準面下のシリコン基板部
と、前記第１のシリコン島を分離する熱酸化膜を形成す
る工程とを有する半導体装置の製造方法である。
ほぼ直方体形状の第１および第２のシリコン島を基準面
上に有するシリコン基板であって、前記第１および第２
のシリコン島はそれぞれが接合した接合面を有し、前記
第１のシリコン島の底面の短辺は、前記第２のシリコン
島の底面の短辺より短い第１のシリコン島を有するシリ
コン基板を準備する工程と、前記第１および第２のシリ
コン島の前記基準面近傍を等方性エッチングする工程
と、前記シリコン基板の前記基準面下のシリコン基板部
と、前記第１のシリコン島を分離する熱酸化膜を形成す
る工程とを有する半導体装置の製造方法である。
【００１２】さらに、本発明の第２の発明は、ほぼ直方
体形状の第１および第２のシリコン島を基準面上に有す
るシリコン基板であって、前記第１のシリコン島の底面
の短辺は、前記第２のシリコン島の底面の短辺より短い
第１のシリコン島を有するシリコン基板を準備する工程
と、前記第２のシリコン島の前記基準面近傍を等方性エ
ッチングする工程と、前記シリコン基板の前記基準面下
のシリコン基板部と、前記第１および第２のシリコン島
を分離する熱酸化膜を形成する工程とを有する半導体装
置の製造方法である。
体形状の第１および第２のシリコン島を基準面上に有す
るシリコン基板であって、前記第１のシリコン島の底面
の短辺は、前記第２のシリコン島の底面の短辺より短い
第１のシリコン島を有するシリコン基板を準備する工程
と、前記第２のシリコン島の前記基準面近傍を等方性エ
ッチングする工程と、前記シリコン基板の前記基準面下
のシリコン基板部と、前記第１および第２のシリコン島
を分離する熱酸化膜を形成する工程とを有する半導体装
置の製造方法である。
【００１３】
【作用】このように、それぞれが接合し、第１のシリコ
ン島の底面の短辺は、前記第２のシリコン島の底面の短
辺より短い第１のシリコン島と第２のシリコン島を形成
したので、第１のシリコン島の下部を十分等方性エッチ
ングすることができるので、その後の熱酸化により第１
のシリコン島に生じるバーズビークなどの応力を緩和で
きる。
ン島の底面の短辺は、前記第２のシリコン島の底面の短
辺より短い第１のシリコン島と第２のシリコン島を形成
したので、第１のシリコン島の下部を十分等方性エッチ
ングすることができるので、その後の熱酸化により第１
のシリコン島に生じるバーズビークなどの応力を緩和で
きる。
【００１４】さらに、ほぼ直方体形状の２つのシリコン
島で、第１のシリコン島の底面の短辺が第２のシリコン
島の底面の短辺より短い第１のシリコン島および第２の
シリコン島を有するシリコン基板の第２のシリコン島の
下部を等方性エッチングしたので、それぞれのシリコン
島の下部の幅を一定にすることができ、その後の熱酸化
処理が幅の広いトランジスタ形成アイランド部に制限さ
れないので、この熱酸化によるそれぞれのシリコン島に
生じるバーズビークなどの応力を緩和できる。
島で、第１のシリコン島の底面の短辺が第２のシリコン
島の底面の短辺より短い第１のシリコン島および第２の
シリコン島を有するシリコン基板の第２のシリコン島の
下部を等方性エッチングしたので、それぞれのシリコン
島の下部の幅を一定にすることができ、その後の熱酸化
処理が幅の広いトランジスタ形成アイランド部に制限さ
れないので、この熱酸化によるそれぞれのシリコン島に
生じるバーズビークなどの応力を緩和できる。
【００１５】
〔実施例１〕図１は、本発明の第１の実施例を示す製造
工程図である。以下図１を参照して第１の実施例を説明
する。
工程図である。以下図１を参照して第１の実施例を説明
する。
【００１６】まず、シリコン基板１０１に、熱酸化によ
り２５０Åのシリコン酸化膜１０３を形成した後、ＣＶ
Ｄ法により２０００Åのシリコン窒化膜１０５を形成す
る。さらに、フォトレジストを窒化膜１０５上に形成
し、周知のフォトリソグラフィー法によりレジストパタ
ーンを形成する。次いで、このレジストパターンをマス
クとして、ＲＩＥを行い窒化膜１０５、酸化膜１０３お
よびシリコン基板１０１を選択的に除去し、シリコンア
イランド１０２を形成する（図１（ａ））。
り２５０Åのシリコン酸化膜１０３を形成した後、ＣＶ
Ｄ法により２０００Åのシリコン窒化膜１０５を形成す
る。さらに、フォトレジストを窒化膜１０５上に形成
し、周知のフォトリソグラフィー法によりレジストパタ
ーンを形成する。次いで、このレジストパターンをマス
クとして、ＲＩＥを行い窒化膜１０５、酸化膜１０３お
よびシリコン基板１０１を選択的に除去し、シリコンア
イランド１０２を形成する（図１（ａ））。
【００１７】この時、シリコンアイランドの形状が、図
１（ｂ）に示すように、真上から見たとき、Ｉ字形状に
なるよう、あらかじめレジストパターンを形成し、エッ
チングする。図１（ａ）は、図１（ｂ）のＡ−Ａ断面図
に対応している。図１（ｃ）は、シリコンアイランド１
０２の形状の見取り図である。これら図１（ｂ）および
（ｃ）に示すように、シリコンアイランド１０２は、ト
ランジスタ形成アイランド部１０２ａと、土台部１０２
ｂ、１０２ｃの部分から成り、この土台部１０２ｂ、１
０２ｃの幅ＷｂおよびＷｃは、トランジスタ形成アイラ
ンド部１０２ａの幅Ｗａより大きく形成されている。こ
の場合、幅Ｗａは約１５００Å、幅ＷｂおよびＷｃは約
３０００Åである。
１（ｂ）に示すように、真上から見たとき、Ｉ字形状に
なるよう、あらかじめレジストパターンを形成し、エッ
チングする。図１（ａ）は、図１（ｂ）のＡ−Ａ断面図
に対応している。図１（ｃ）は、シリコンアイランド１
０２の形状の見取り図である。これら図１（ｂ）および
（ｃ）に示すように、シリコンアイランド１０２は、ト
ランジスタ形成アイランド部１０２ａと、土台部１０２
ｂ、１０２ｃの部分から成り、この土台部１０２ｂ、１
０２ｃの幅ＷｂおよびＷｃは、トランジスタ形成アイラ
ンド部１０２ａの幅Ｗａより大きく形成されている。こ
の場合、幅Ｗａは約１５００Å、幅ＷｂおよびＷｃは約
３０００Åである。
【００１８】その後、熱酸化により１００Åのシリコン
酸化膜１０７をシリコンアイランド１０２の側壁および
シリコン基板１０１の露出表面に形成する。
酸化膜１０７をシリコンアイランド１０２の側壁および
シリコン基板１０１の露出表面に形成する。
【００１９】次に、ＣＶＤ法により全面に１０００Åの
シリコン窒化膜を形成した後に、ＲＩＥにより全面をエ
ッチバックすることにより、シリコンアイランド１０２
の側壁に形成されたシリコン酸化膜上およびシリコン窒
化膜１０５側壁に、シリコン窒化膜のスペーサ１０９を
形成する。さらに、シリコン窒化膜１０５およびシリコ
ン窒化膜のスペーサ１０９をマスクとして、フッ酸と硝
酸の混合液を用いて、シリコン酸化膜１０７をエッチン
グする（図１（ｄ））。
シリコン窒化膜を形成した後に、ＲＩＥにより全面をエ
ッチバックすることにより、シリコンアイランド１０２
の側壁に形成されたシリコン酸化膜上およびシリコン窒
化膜１０５側壁に、シリコン窒化膜のスペーサ１０９を
形成する。さらに、シリコン窒化膜１０５およびシリコ
ン窒化膜のスペーサ１０９をマスクとして、フッ酸と硝
酸の混合液を用いて、シリコン酸化膜１０７をエッチン
グする（図１（ｄ））。
【００２０】その後、トランジスタ形成アイランド部１
０２ａがシリコン基板と完全に分離するよう等方性エッ
チングを行う（図１（ｅ））。この時、土台部１０２ｂ
および１０２ｃは、シリコン基板と完全に分離しないよ
うあらかじめ、エッチング処理時間もしくは土台部の幅
ＷｂおよびＷｃを設定する必要がある。
０２ａがシリコン基板と完全に分離するよう等方性エッ
チングを行う（図１（ｅ））。この時、土台部１０２ｂ
および１０２ｃは、シリコン基板と完全に分離しないよ
うあらかじめ、エッチング処理時間もしくは土台部の幅
ＷｂおよびＷｃを設定する必要がある。
【００２１】その後、シリコンアイランド１０２を、シ
リコン基板１０１と絶縁するために、１１００℃の熱酸
化処理により、フィールド酸化膜１１１を形成する（図
１（ｆ））。
リコン基板１０１と絶縁するために、１１００℃の熱酸
化処理により、フィールド酸化膜１１１を形成する（図
１（ｆ））。
【００２２】以下、周知の方法により、シリコン窒化膜
１０５、シリコン窒化膜のスペーサ１０９およびシリコ
ン酸化膜１０５、１０７を除去した後、ゲート酸化膜
（図示せず）、ゲート電極１１３およびソース、ドレイ
ン拡散層（図示せず）を形成し、図１（ｇ）に示すよう
な縦型ＳＯＩＭＯＳＦＥＴが得られる。
１０５、シリコン窒化膜のスペーサ１０９およびシリコ
ン酸化膜１０５、１０７を除去した後、ゲート酸化膜
（図示せず）、ゲート電極１１３およびソース、ドレイ
ン拡散層（図示せず）を形成し、図１（ｇ）に示すよう
な縦型ＳＯＩＭＯＳＦＥＴが得られる。
【００２３】このように、本実施例においては、シリコ
ンアイランド部１０２に幅の広い土台部１０２ｂ、１０
２ｃを設けたので、トランジスタ形成アイランド部１０
２ａ下部をシリコン基板と完全に分離するまでエッチン
グすることができる。従って、その後の熱酸化によるフ
ィールド酸化膜形成工程においてトランジスタ形成アイ
ランド部１０２ａ内に生じるバースビークの影響を緩和
することができ、バーズビークの影響による欠陥を防止
することができる。
ンアイランド部１０２に幅の広い土台部１０２ｂ、１０
２ｃを設けたので、トランジスタ形成アイランド部１０
２ａ下部をシリコン基板と完全に分離するまでエッチン
グすることができる。従って、その後の熱酸化によるフ
ィールド酸化膜形成工程においてトランジスタ形成アイ
ランド部１０２ａ内に生じるバースビークの影響を緩和
することができ、バーズビークの影響による欠陥を防止
することができる。
【００２４】ここで、本実施例においては、トランジス
タ形成アイランド部１０２ａの下部をシリコン基板と完
全に分離するようエッチングしたが、完全に分離しない
場合でも同様の効果が得られる。
タ形成アイランド部１０２ａの下部をシリコン基板と完
全に分離するようエッチングしたが、完全に分離しない
場合でも同様の効果が得られる。
【００２５】また、本実施例においては、トランジスタ
形成アイランド部１０２ａの両側に土台部１０２ｂ、１
０２ｃを形成したが、片側のみでも同様の効果が得られ
る。さらに、この土台部は、フィールド酸化膜形成工程
後、取り除いてもよい。この土台部を、フィールド酸化
膜形成工程後に取り除く場合は、もちろんフィールド酸
化膜によって、シリコン基板と土台部とを完全に分離す
る必要はない。
形成アイランド部１０２ａの両側に土台部１０２ｂ、１
０２ｃを形成したが、片側のみでも同様の効果が得られ
る。さらに、この土台部は、フィールド酸化膜形成工程
後、取り除いてもよい。この土台部を、フィールド酸化
膜形成工程後に取り除く場合は、もちろんフィールド酸
化膜によって、シリコン基板と土台部とを完全に分離す
る必要はない。
【００２６】〔実施例２〕図２は、本発明の第２の実施
例を示す製造工程図である。以下図２を参照して第２の
実施例を説明する。
例を示す製造工程図である。以下図２を参照して第２の
実施例を説明する。
【００２７】まず、シリコン基板２０１に、熱酸化によ
り２５０Åのシリコン酸化膜２０３を形成した後、ＣＶ
Ｄ法により２０００Åのシリコン窒化膜２０５を形成す
る。さらに、フォトレジストを窒化膜２０５上に形成
し、周知のフォトリソグラフィー法によりレジストパタ
ーンを形成する。次いで、このレジストパターンをマス
クとして、ＲＩＥを行い窒化膜２０５、シリコン酸化膜
２０３およびシリコン基板２０１を選択的に除去し、幅
の異なる（ＷＡ、ＷＢ）シリコンアイランド２０２Ａお
よび２０２Ｂを形成する（図２（ａ））。
り２５０Åのシリコン酸化膜２０３を形成した後、ＣＶ
Ｄ法により２０００Åのシリコン窒化膜２０５を形成す
る。さらに、フォトレジストを窒化膜２０５上に形成
し、周知のフォトリソグラフィー法によりレジストパタ
ーンを形成する。次いで、このレジストパターンをマス
クとして、ＲＩＥを行い窒化膜２０５、シリコン酸化膜
２０３およびシリコン基板２０１を選択的に除去し、幅
の異なる（ＷＡ、ＷＢ）シリコンアイランド２０２Ａお
よび２０２Ｂを形成する（図２（ａ））。
【００２８】その後、熱酸化により１００Åのシリコン
酸化膜２０７をシリコンアイランド２０２Ａ、２０２Ｂ
の側壁およびシリコン基板２０１の露出表面に形成す
る。
酸化膜２０７をシリコンアイランド２０２Ａ、２０２Ｂ
の側壁およびシリコン基板２０１の露出表面に形成す
る。
【００２９】次に、ＣＶＤ法により全面に１０００Åの
シリコン窒化膜を形成した後に、ＲＩＥにより全面をエ
ッチバックすることにより、シリコンアイランド２０２
Ａ、２０２Ｂの側壁に形成されたシリコン酸化膜上およ
びシリコン窒化膜２０５の側壁に、シリコン窒化膜のス
ペーサ２０９を形成する。さらに、フッ酸と硝酸の混合
液を用いて、シリコン窒化膜のスペーサ２０９およびシ
リコン窒化膜２０５をマスクにシリコン酸化膜２０７を
除去する（図２（ｂ））。
シリコン窒化膜を形成した後に、ＲＩＥにより全面をエ
ッチバックすることにより、シリコンアイランド２０２
Ａ、２０２Ｂの側壁に形成されたシリコン酸化膜上およ
びシリコン窒化膜２０５の側壁に、シリコン窒化膜のス
ペーサ２０９を形成する。さらに、フッ酸と硝酸の混合
液を用いて、シリコン窒化膜のスペーサ２０９およびシ
リコン窒化膜２０５をマスクにシリコン酸化膜２０７を
除去する（図２（ｂ））。
【００３０】次に、シリコン基板２０１を、シリコン窒
化膜のスペーサ２０９およびシリコン窒化膜２０５をマ
スクに等方性エッチングする（図２（ｃ））。
化膜のスペーサ２０９およびシリコン窒化膜２０５をマ
スクに等方性エッチングする（図２（ｃ））。
【００３１】次に、シリコンアイランド２０２Ａをレジ
ストマスク２１０で覆い、レジストマスク２１０、シリ
コン窒化膜２０５およびシリコン窒化膜のスペーサ２０
９をマスクとして、シリコン基板２０１を等方性エッチ
ングする。つまり、シリコンアイランド２０２Ｂの下部
のみ追加エッチングする（図２（ｄ））。この時、シリ
コンアイランド２０２Ｂの下部がシリコンアイランド２
０２Ａの幅ＷＡとほぼ同じになる程度エッチングする。
ストマスク２１０で覆い、レジストマスク２１０、シリ
コン窒化膜２０５およびシリコン窒化膜のスペーサ２０
９をマスクとして、シリコン基板２０１を等方性エッチ
ングする。つまり、シリコンアイランド２０２Ｂの下部
のみ追加エッチングする（図２（ｄ））。この時、シリ
コンアイランド２０２Ｂの下部がシリコンアイランド２
０２Ａの幅ＷＡとほぼ同じになる程度エッチングする。
【００３２】その後、レジストマスクを除去し、シリコ
ンアイランド２０２Ａ、２０２Ｂとシリコン基板２０１
と絶縁するために、１１００℃の熱酸化処理により、フ
ィールド酸化膜２１１を形成する（図２（ｅ））。
ンアイランド２０２Ａ、２０２Ｂとシリコン基板２０１
と絶縁するために、１１００℃の熱酸化処理により、フ
ィールド酸化膜２１１を形成する（図２（ｅ））。
【００３３】以下、実施例１と同様に、ゲート酸化膜、
ゲート電極およびソース、ドレイン拡散層を形成する
と、縦型ＳＯＩＭＯＳＦＥＴが得られる。
ゲート電極およびソース、ドレイン拡散層を形成する
と、縦型ＳＯＩＭＯＳＦＥＴが得られる。
【００３４】このように、本実施例においては、幅の広
いシリコンアイランド２０２Ｂの下部を追加エッチング
したので、その後の熱酸化によるフィールド酸化膜形成
工程において、シリコン２０２Ａ、２０２Ｂに生じるバ
ースビークの影響を緩和することができ、バーズビーク
の影響による欠陥を防止することができる。
いシリコンアイランド２０２Ｂの下部を追加エッチング
したので、その後の熱酸化によるフィールド酸化膜形成
工程において、シリコン２０２Ａ、２０２Ｂに生じるバ
ースビークの影響を緩和することができ、バーズビーク
の影響による欠陥を防止することができる。
【００３５】〔実施例３〕図３は、本発明の第３の実施
例を示す製造工程図である。以下図３を参照して第３の
実施例を説明する。
例を示す製造工程図である。以下図３を参照して第３の
実施例を説明する。
【００３６】まず、シリコン基板３０１に、熱酸化によ
り３５０Åのシリコン酸化膜３０３を形成した後、ＣＶ
Ｄ法により２０００Åのシリコン窒化膜３０５を形成す
る。さらに、フォトレジストを窒化膜３０５上に形成
し、周知のフォトリソグラフィー法によりレジストパタ
ーンを形成する。次いで、このレジストパターンをマス
クとして、ＲＩＥを行い窒化膜３０５、酸化膜３０３お
よびシリコン基板３０１を選択的に除去し、幅の異なる
（ＷＡ、ＷＢ）トランジスタ形成アイランド部３０２Ａ
および３０２Ｂを有するシリコンアイランド３０２を形
成する（図３（ａ））。
り３５０Åのシリコン酸化膜３０３を形成した後、ＣＶ
Ｄ法により２０００Åのシリコン窒化膜３０５を形成す
る。さらに、フォトレジストを窒化膜３０５上に形成
し、周知のフォトリソグラフィー法によりレジストパタ
ーンを形成する。次いで、このレジストパターンをマス
クとして、ＲＩＥを行い窒化膜３０５、酸化膜３０３お
よびシリコン基板３０１を選択的に除去し、幅の異なる
（ＷＡ、ＷＢ）トランジスタ形成アイランド部３０２Ａ
および３０２Ｂを有するシリコンアイランド３０２を形
成する（図３（ａ））。
【００３７】この時、シリコンアイランドの形状が、図
３（ｂ）に示すように、真上から見たとき、II字形状に
なるよう、あらかじめレジストパターンを形成し、エッ
チングする。図３（ａ）は、図３（ｂ）のＡ−Ａ断面図
に対応している。この図３（ｂ）に示すように、トラン
ジスタ形成アイランド部３０２Ａおよび３０２Ｂ両端に
は、土台部３０２ｂ、３０２ｃが形成され、この土台部
３０２ｂ、３０２ｃの幅ＷｂおよびＷｃは、トランジス
タ形成アイランド部３０２ａの幅ＷＡ（ＷＡ＜ＷＢ）よ
り大きく形成されている。
３（ｂ）に示すように、真上から見たとき、II字形状に
なるよう、あらかじめレジストパターンを形成し、エッ
チングする。図３（ａ）は、図３（ｂ）のＡ−Ａ断面図
に対応している。この図３（ｂ）に示すように、トラン
ジスタ形成アイランド部３０２Ａおよび３０２Ｂ両端に
は、土台部３０２ｂ、３０２ｃが形成され、この土台部
３０２ｂ、３０２ｃの幅ＷｂおよびＷｃは、トランジス
タ形成アイランド部３０２ａの幅ＷＡ（ＷＡ＜ＷＢ）よ
り大きく形成されている。
【００３８】その後、熱酸化により１００Åのシリコン
酸化膜３０７をシリコンアイランド３０２の側壁および
シリコン基板３０１の露出表面に形成する。
酸化膜３０７をシリコンアイランド３０２の側壁および
シリコン基板３０１の露出表面に形成する。
【００３９】次に、ＣＶＤ法により全面に１０００Åの
シリコン窒化膜を形成した後に、ＲＩＥにより全面をエ
ッチバックすることにより、シリコンアイランド３０２
の側壁に形成されたシリコン酸化膜上およびシリコン窒
化膜３０５側壁に、シリコン窒化膜のスペーサ３０９を
形成する。さらに、シリコン窒化膜３０５およびシリコ
ン窒化膜のスペーサ３０９をマスクとして、フッ酸と硝
酸の混合液を用いて、シリコン酸化膜３０７をエッチン
グする（図３（ｃ））。
シリコン窒化膜を形成した後に、ＲＩＥにより全面をエ
ッチバックすることにより、シリコンアイランド３０２
の側壁に形成されたシリコン酸化膜上およびシリコン窒
化膜３０５側壁に、シリコン窒化膜のスペーサ３０９を
形成する。さらに、シリコン窒化膜３０５およびシリコ
ン窒化膜のスペーサ３０９をマスクとして、フッ酸と硝
酸の混合液を用いて、シリコン酸化膜３０７をエッチン
グする（図３（ｃ））。
【００４０】その後、トランジスタ形成アイランド部３
０２Ａがシリコン基板と完全に分離するまでシリコン基
板３０１を等方性エッチングする（図３（ｄ））。この
時、土台部３０２ｂおよび３０２ｃは、シリコン基板と
完全に分離しないようあらかじめ、エッチング処理時間
もしくは土台部の幅ＷｂおよびＷｃを設定する必要があ
る。
０２Ａがシリコン基板と完全に分離するまでシリコン基
板３０１を等方性エッチングする（図３（ｄ））。この
時、土台部３０２ｂおよび３０２ｃは、シリコン基板と
完全に分離しないようあらかじめ、エッチング処理時間
もしくは土台部の幅ＷｂおよびＷｃを設定する必要があ
る。
【００４１】その後、シリコンアイランド３０２を、シ
リコン基板３０１と絶縁するために、１１００℃の熱酸
化処理により、フィールド酸化膜３１１を形成する（図
３（ｅ））。
リコン基板３０１と絶縁するために、１１００℃の熱酸
化処理により、フィールド酸化膜３１１を形成する（図
３（ｅ））。
【００４２】以下、実施例１と同様に、ゲート酸化膜、
ゲート電極およびソース、ドレイン拡散層を形成し、縦
型ＳＯＩＭＯＳＦＥＴが得られる。
ゲート電極およびソース、ドレイン拡散層を形成し、縦
型ＳＯＩＭＯＳＦＥＴが得られる。
【００４３】このように、本実施例においては、シリコ
ンアイランド３０２に幅の広い土台部３０２ｂ、３０２
ｃを設けたので、トランジスタ形成アイランド部３０２
Ａおよび３０２Ｂの下部を十分エッチングすることがで
きる。従って、その後の熱酸化によるフィールド酸化膜
形成工程において、トランジスタ形成シリコンアイラン
ド部３０２Ａ、３０２Ｂに生じるバースビークの影響を
緩和することができ、バーズビークの影響による欠陥を
防止することができる。
ンアイランド３０２に幅の広い土台部３０２ｂ、３０２
ｃを設けたので、トランジスタ形成アイランド部３０２
Ａおよび３０２Ｂの下部を十分エッチングすることがで
きる。従って、その後の熱酸化によるフィールド酸化膜
形成工程において、トランジスタ形成シリコンアイラン
ド部３０２Ａ、３０２Ｂに生じるバースビークの影響を
緩和することができ、バーズビークの影響による欠陥を
防止することができる。
【００４４】ここで、本実施例においては、シリコンア
イランド部３０２Ａ、３０２Ｂの両側に土台部を形成し
たが、幅の狭いシリコンアイランド（この場合３０２
Ａ）にのみ土台部を設けてもよい。また、本実施例にお
いては、幅の狭いトランジスタ形成アイランドのみシリ
コン基板と完全に分離させたが、その後のフィールド酸
化膜形成工程においてフィールド酸化膜でシリコン基板
とトランジスタ形成用アイランドを接続できる程度であ
れば、幅の広いトランジスタ形成アイランドが完全に分
離するまで等方性エッチングを行っても良い。
イランド部３０２Ａ、３０２Ｂの両側に土台部を形成し
たが、幅の狭いシリコンアイランド（この場合３０２
Ａ）にのみ土台部を設けてもよい。また、本実施例にお
いては、幅の狭いトランジスタ形成アイランドのみシリ
コン基板と完全に分離させたが、その後のフィールド酸
化膜形成工程においてフィールド酸化膜でシリコン基板
とトランジスタ形成用アイランドを接続できる程度であ
れば、幅の広いトランジスタ形成アイランドが完全に分
離するまで等方性エッチングを行っても良い。
【００４５】また、本実施例においては、トランジスタ
形成アイランド部３０２Ａ、３０２Ｂの両側に土台部３
０２ｂ、３０２ｃを形成したが、片側のみでも同様の効
果が得られる。さらに、この土台部は、フィールド酸化
膜形成工程後、取り除いてもよい。この土台部を、フィ
ールド酸化膜形成工程後に取り除く場合は、もちろんフ
ィールド酸化膜によって、シリコン基板と土台部とを完
全に分離する必要はない。
形成アイランド部３０２Ａ、３０２Ｂの両側に土台部３
０２ｂ、３０２ｃを形成したが、片側のみでも同様の効
果が得られる。さらに、この土台部は、フィールド酸化
膜形成工程後、取り除いてもよい。この土台部を、フィ
ールド酸化膜形成工程後に取り除く場合は、もちろんフ
ィールド酸化膜によって、シリコン基板と土台部とを完
全に分離する必要はない。
【００４６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、縦型ＳＯＩＭＯＳＦＥＴのトランジスタ形成ア
イランド部に、このトランジスタ形成アイランド部より
幅の広い土台部を設けたので、トランジスタ形成アイラ
ンド部の下部を十分にエッチングすることができる。従
って、その後の熱酸化により生じるバーズビークなどの
応力を緩和できる。
よれば、縦型ＳＯＩＭＯＳＦＥＴのトランジスタ形成ア
イランド部に、このトランジスタ形成アイランド部より
幅の広い土台部を設けたので、トランジスタ形成アイラ
ンド部の下部を十分にエッチングすることができる。従
って、その後の熱酸化により生じるバーズビークなどの
応力を緩和できる。
【００４７】また、異なる幅のトランジスタ形成アイラ
ンド部を有する縦型ＳＯＩＭＯＳＦＥＴにおいて、幅の
広いトランジスタ形成アイランド部の下部のみ追加エッ
チングしたので、トランジスタ形成アイランド部の下部
の幅を一定にすることができ、その後の熱酸化処理が幅
の広いトランジスタ形成アイランド部に制限されない。
従って、その後の熱酸化により生じるバーズビークなど
の応力を緩和できる。
ンド部を有する縦型ＳＯＩＭＯＳＦＥＴにおいて、幅の
広いトランジスタ形成アイランド部の下部のみ追加エッ
チングしたので、トランジスタ形成アイランド部の下部
の幅を一定にすることができ、その後の熱酸化処理が幅
の広いトランジスタ形成アイランド部に制限されない。
従って、その後の熱酸化により生じるバーズビークなど
の応力を緩和できる。
【００４８】さらに、異なる幅のトランジスタ形成アイ
ランド部を有する縦型ＳＯＩＭＯＳＦＥＴにおいて、少
なくとも幅の狭いトランジスタ形成アイランド部に、こ
のトランジスタ形成アイランド部より幅の広い土台部を
設けたので、このトランジスタ形成アイランド部の下部
を十分にエッチングすることができる。従って、その後
の熱酸化により生じるバーズビークなどの応力を緩和で
きる。
ランド部を有する縦型ＳＯＩＭＯＳＦＥＴにおいて、少
なくとも幅の狭いトランジスタ形成アイランド部に、こ
のトランジスタ形成アイランド部より幅の広い土台部を
設けたので、このトランジスタ形成アイランド部の下部
を十分にエッチングすることができる。従って、その後
の熱酸化により生じるバーズビークなどの応力を緩和で
きる。
【図１】本発明の第１の実施例を示す製造工程図
【図２】本発明の第２の実施例を示す製造工程図
【図３】本発明の第３の実施例を示す製造工程図
【図４】従来の縦型ＳＯＩＭＯＳＦＥＴの製造方法を示
す断面フロー図
す断面フロー図
１０１ シリコン基板 １０２ シリコンアイランド １０２ａ トランジスタ形成シリコンアイランド部 １０２ｂ、１０２ｃ 土台部 １０３ シリコン酸化膜 １０５ シリコン窒化膜 １０７ シリコン酸化膜 １０９ シリコン窒化膜のスペーサ １１１ フィールド酸化膜 １１３ ゲート電極
Claims (2)
- 【請求項１】 ほぼ直方体形状の第１および第２のシリ
コン島を基準面上に有するシリコン基板であって、 前記第１および第２のシリコン島はそれぞれが接合した
接合面を有し、前記第１のシリコン島の底面の短辺は、
前記第２のシリコン島の底面の短辺より短い第１のシリ
コン島を有するシリコン基板を準備する工程と、 前記第１および第２のシリコン島の前記基準面近傍を等
方性エッチングする工程と、 前記シリコン基板の前記基準面下のシリコン基板部と、
前記第１のシリコン島を分離する熱酸化膜を形成する工
程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 ほぼ直方体形状の第１および第２のシリ
コン島を基準面上に有するシリコン基板であって、 前記第１のシリコン島の底面の短辺は、前記第２のシリ
コン島の底面の短辺より短い第１のシリコン島を有する
シリコン基板を準備する工程と、 前記第２のシリコン島の前記基準面近傍を等方性エッチ
ングする工程と、 前記シリコン基板の前記基準面下のシリコン基板部と、
前記第１および第２のシリコン島を分離する熱酸化膜を
形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13016793A JPH06342911A (ja) | 1993-06-01 | 1993-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13016793A JPH06342911A (ja) | 1993-06-01 | 1993-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342911A true JPH06342911A (ja) | 1994-12-13 |
Family
ID=15027626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13016793A Pending JPH06342911A (ja) | 1993-06-01 | 1993-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342911A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252268A (ja) * | 2004-03-05 | 2005-09-15 | Samsung Electronics Co Ltd | ベリード酸化膜を具備する半導体装置の製造方法及びこれを具備する半導体装置 |
| JP2007501524A (ja) * | 2003-08-05 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 全体的な設計目標を達成すべく、半導体デバイス中のキャリア移動度の可変な半導体デバイス |
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US7534669B2 (en) | 2004-01-28 | 2009-05-19 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
| JP2012028420A (ja) * | 2010-07-20 | 2012-02-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2013140999A (ja) * | 2007-07-18 | 2013-07-18 | Intel Corp | バルク基板上に作製される分離トライゲートトランジスタ |
| EP2905808A1 (en) * | 2014-02-11 | 2015-08-12 | Broadcom Corporation | Enabling bulk finFET-based devices for finFET technology with dielectric isolation |
-
1993
- 1993-06-01 JP JP13016793A patent/JPH06342911A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007501524A (ja) * | 2003-08-05 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 全体的な設計目標を達成すべく、半導体デバイス中のキャリア移動度の可変な半導体デバイス |
| US7534669B2 (en) | 2004-01-28 | 2009-05-19 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
| JP2005252268A (ja) * | 2004-03-05 | 2005-09-15 | Samsung Electronics Co Ltd | ベリード酸化膜を具備する半導体装置の製造方法及びこれを具備する半導体装置 |
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| CN105938853A (zh) * | 2007-07-18 | 2016-09-14 | 英特尔公司 | 体衬底上制造的被隔离的三栅极晶体管 |
| JP2012028420A (ja) * | 2010-07-20 | 2012-02-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| EP2905808A1 (en) * | 2014-02-11 | 2015-08-12 | Broadcom Corporation | Enabling bulk finFET-based devices for finFET technology with dielectric isolation |
| US9209202B2 (en) | 2014-02-11 | 2015-12-08 | Broadcom Corporation | Enabling bulk FINFET-based devices for FINFET technology with dielectric isolation |
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