JPH0458538A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 良好なパターン形状のゲート電極を制御性良く安定に、
かつ基板等へのダメージをほとんど与えずに形成するこ
とができ、ロフト間（ウェハ内）で素子特性をほぼ均一
にすることができる半導体装置の製造方法を提供するこ
とを目的とし、下地の膜上にゲート絶縁膜、第１の導電
性膜及び第１、第２の導電性膜とエツチング選択比を有
する膜を順次形成する工程と、該エツチング選択比を有
する膜を異方性エツチングして開口部を形成する工程と
、該開口部内に該第２の導電性膜を埋め込む工程と、該
エツチング選択比を有する膜をドライまたはウェットエ
ツチングにより除去する工程と、該第１の導電性膜をウ
ェットエツチングにより除去して該第１、第２の導電性
膜からなるゲート電極を形成する工程とを含むように構
成し、又は、下地の膜上にゲート絶縁膜及び導電性膜と
エツチング選択比を有する膜を順次形成する工程と、該
エツチング選択比を有する膜を異方性エツチングして開
口部を形成する工程と、該エツチング選択比を有する膜
を覆うように全面に導電性膜を形成する工程と、レーザ
ー光照射により該開口部内に該導電性膜を埋め込んでゲ
ート電極を形成する工程と、該エツチング選択比を有す
る膜をウェットエツチングにより除去する工程とを含む
ように構成する。

〔産業上の利用分野〕

本発明は、微細ＭＯ３Ｉ−ランジスタの製造方法に通用
することができ、特に良好なパターン形状のゲート電極
を制御性良く安定に、かつ基板等へのダメージをほとん
ど与えずに形成することができる半導体装置の製造方法
に関する。

近年、半導体装置の製造においては、微細化の要求に伴
い、エツチングによる素子特性劣化が問題となっている
。

例えば、ゲート電極を形成するためにポリＳｉ等の導電
性膜上にエツチングマスクとなるレジスト膜を形成して
ドライエンチングを行った場合、所望の形状のゲートパ
ターンを形成することができるという利点がある。しか
しながら、高エネルギープラズマ粒子の衝突による下地
の基板等の損傷や、金属イオンムこよるゲート酸化膜の
汚染によって、素子特性が劣化するという問題が住じる
。

また、ウェットエツチングを行った場合は、基板等にダ
メージが入り難いという利点がある。しかしながら、ゲ
ート電極にサイドエツチングが入り所望の形状のゲート
パターンを形成し難いという問題が生じる。

上記問題を解決する製造方法としては、まずレジストマ
スクを用いてポリ３４等のゲート電極用導電性膜のドラ
イエンチングを行い、除去されなかった残りの導電性膜
をウェットエンチングにより除去するというドライエツ
チングとウェットエツチングの両方の利点を活かしつつ
その利点を組み合わせて行う製造方法が考えられる。こ
の場合、所望の形状のゲートパターンを形成することが
でき、しかも下地の基板等にダメージが入り難いという
利点がある。しかしながら、ゲート・電極用導電性膜を
ドライエツチングする際、ストンバーなしでエンチング
を途中で止めているため厚さ制御が不安定になり易く、
この後行うウェットエツチングを制御性良く安定に行い
難く、ロフト間（ウェハ内）で素子特性がばらつくとい
う問題があっこのため、良好なパターン形状のゲート電
極を制御性良く安定に、かつ基板等へのダメージをほと
んど与えずに形成することができ、口・ノド間（ウェハ
内）で素子特性をほぼ均一にすることができる半導体装
置の製造方法が要求されている。

〔従来の技術〕 第４図（ａ）〜（ｇ）は従来の半導体装置の製造方法の
一例を説明する図である。図示例の製造方法はＭＯＳ）
ランジスタの製造方法に適用する場合である。第３図に
おいて、３１はＳｉ等からなる基板、３２はＳｉＯ□等
からなるシリコン酸化膜、３３はＳ　１　ｓ　Ｎａ等か
らなるシリコン窒化膜、３４はシリコン窒化膜３３に形
成された開口部、３５はＳｉＯ２等からなるフィールド
酸化膜、３６はＳｉＯ□等からなるゲート絶縁膜、３７
はゲート電極用のポリＳｉ等からなる導電性膜、３７ａ
はポリＳｉ等からなるゲート電極、３８は熱架橋型ＭＭ
Ａ等からなるレジスト膜、３９はソース／ドレイン拡散
層、４０はＰＳＧ等からなる層間絶縁膜、４１はコンタ
クトホール、４２はＡＩ！等からなる配線層である。

次に、その製造方法について説明する。

まず、第４図（ａ）に示すように、例えば熱酸化により
基板３１を酸化して基板３１上にシリコン酸化膜３２を
形成した後、例えばＣＶＤ法によりシリコン酸化膜３２
上にＳ　Ｉ　：Ｉ　Ｎ４を堆積してシリコン窒化膜３３
を形成する。

次に、第４図（ｂ）に示すように、例えばＲＩＥにより
シリコン窒化膜３３を素子領域のみが残るように選択的
にエツチングしてフィールド酸化膜形成用の開口部３４
を形成する。この時、開口部３４内にシリコン酸化膜３
２が露出される。

次に、第４図（Ｃ）に示すように、ＬＯＧＯ３によりシ
リコン窒化膜３３をマスクとして、開口部３４を介して
基板３１を選択的に酸化することによりフィールド酸化
膜３５を形成する。

次に、第４図（ｄ）に示すように、例えばウェットエツ
チングによりシリコン窒化膜３３及びシリコン酸化膜３
２を除去して基板３１を露出させる。この時、素子領域
が形成される。

次に、第４図（ｅ）に示すように、例えば熱酸化により
基板３１を酸化して基板３１上にゲート絶縁膜３６を形
成した後、例えばＣＶＤ法によりゲート絶縁膜３６を覆
うようにポリＳｉを堆積してゲート電極用の導電性膜３
７を形成する。次いで、導電性膜３７上にレジストを塗
布してレジスト膜３８を形成した後、露光・現像により
レジスト膜３８をゲート電極に対応する導電性膜３７上
のみに残るようにバターニングする。

次に、第４図（ｆ）に示すように、例えばＲＩＥにより
レジスト膜３８をマスクとして導電性膜３７を選択的に
ドライエツチングしてゲート電極３７ａを形成し、レジ
スト膜３８を除去した後、例えばイオン注入によりゲー
ト電極３７ａをマスクとして基板３１に不純物を導入し
、アニール処理することによりソース／ドレイン拡散層
３９を形成する。

そして、全面にＰＳＧからなる眉間絶縁膜４０を形成し
、層間絶縁膜４０及びゲート酸化膜３６にコンタクトホ
ール４１を形成した後、ソース／ドレイン拡散層３９及
びゲート電極３７ａとコンタクトを取るように配線層４
２を形成することにより、第４図（ｇ）に示すような半
導体装置を得ることができる。

上記した従来の製造方法はゲート電極３７ａの形成を導
電性膜３７を異方性のドライエンチングすることにより
形成しているため、ウェットエンチングのみで形成する
場合よりもゲート電極３７ａにサイドエツチングを入り
難くすることができ、パターン形状の良好なゲート電極
３７ａを形成することができるという利点がある。しか
しながら、導電性膜３７をドライエツチングしてゲート
電極３７ａを形成すると、ゲート絶縁膜３６のエッヂや
基板３１がプラズマ中の高エネルギーのイオン、電子に
よるアタックを受けてダメージを受は易いという問題が
ある。

この問題を解決する従来の製造方法としては、第５図（
ａ）に示すように、例えばＲＩＩＩＪこよりレジスト膜
３８をマスクとして導電性膜３７を次のウェットエツチ
ング時にサイドエンチングが問題にならない程度の膜厚
まで選択的にドライエツチングした後、第５図（ｂ）に
示すように、レジスト膜３８をマスクとして残りの導電
性膜３７を例えばぶつ酸溶液でウェットエツチングする
ことによりゲート電極３７ａを形成するという方法があ
る。この製造方法によれば、ドライエツチングとウェッ
トエツチングを組み合わせることで両方の利点を活かす
ようにしているため、パターン形状の良好なゲート電極
３７ａを形成することができるとともに、ゲート絶縁膜
３６エソヂや基板３１にダメージを入り難くすることが
できるという利点がある。

〔発明が解決しようとする課題〕

しかしながら、上記した第５図に示す従来の半導体装置
の製造方法では、導電性膜３７をドライエツチングする
際ストッパーなしでエツチングを途中で止めているため
、厚さ制御が不安定になり易く、この後行うウェットエ
ツチングを制御性良く安定に行い難く、ロフト間（ウェ
ハ内）で素子特性がばらつくという問題があった。そし
て、最悪の場合、ドライエツチングの際エンチングされ
る導電性膜３７が所望の厚さよりも厚く残り過ぎている
と、その後ウェットエツチングするとゲート電極３７ａ
に極端にサイドエツチングが入ってしまったり、あるい
はドライエツチングの際残すべき導電性膜３７を全て除
去してしまいゲート絶縁膜３６、基板３１にダメージを
与えてしまったりしていた。

そこで本発明は、良好なパターン形状のゲート電極を制
御性良く安定に、かつ基板等へのダメージをほとんど与
えずに形成することができ、ロフト間（ウェハ内）で素
子特性をほぼ均一にすることができる半導体装置の製造
方法を提供することを目的としている。

〔課題を解決するための手段〕

第１の発明による半導体装置の製造方法は上記目的達成
のため、下地の膜（Ｓｉ等の基板、半導体層、ウェル等
を含む）上にゲート絶縁膜、第１の導電性膜及び第１、
第２の導電性膜とエツチング選択比を有する膜を順次形
成する工程と、該エツチング選択比を有する膜を異方性
エンチングして開口部を形成する工程と、該開口部内に
該第２の導電性膜を埋め込む工程と、該エツチング選択
比を有する膜をドライまたはウェットエツチングにより
除去する工程と、該第１の導電性膜をウェットエツチン
グにより除去して該第１の導電性膜及び第２の導電性膜
からなるゲート電極を形成する工程とを含むものである
。

なお、第１の発明においては、開口部内に第２の導電性
膜を埋めるのを、化学気相成長法による選択成長させる
場合、あるいは第２の導電性膜を全面堆積した後、レー
ザー光照射することにより行う場合であってもよい。

第２の発明による半導体装置の製造方法は上記目的達成
のため、下地の膜（Ｓｉ等の基板、半導体層、ウェル等
を含む）上にゲート絶縁膜及び導電性膜とエツチング選
択比を有する膜を順次形成する工程と、該エツチング選
択比を有する膜を異方性エツチングして開口部を形成す
る工程と、該エツチング選択比を有する膜を覆うように
全面に導電性膜を形成する工程と、レーザー光照射によ
り該開口部内に該導電性膜を埋め込んでゲート電極を形
成する工程と、該エツチング選択比を有する膜をウェッ
トエツチングにより除去する工程とを含むものである。

〔作用］ 第１の本発明では、第１図（ａ）〜（ｆ）に示すように
、シリコン酸化膜５を異方性エツチングして形成した開
口部８内に導電性膜４よりも適宜所望の厚い膜厚の導電
性膜９を埋め込んだ後、導電性膜４．９とエツチング選
択比を有するシリコン酸化膜５を除去するようにしたた
め、導電性膜４．９表面でエツチングを止めることがで
き、導電性膜９にサイドエツチングを入り難くすること
ができるとともに、導電性膜４下のゲート絶縁膜３にダ
メージを入り難（することができる。そして、ウニ・ノ
トエソチングにより導電性膜９下の導電性膜４以外の部
分を除去しているため下地のゲート絶縁膜３、基板１に
ダメージを入り難くすることができる。

また、第２の発明では、第３図（ａ）〜（ｃ）に示すよ
うに、シリコン酸化膜を異方性エツチングして形成した
開口部８内にレーザ光照射により導電性膜１５を埋め込
んでゲート電極１５ａを形成した後、この導電性膜１５
からなるゲート電極１５ａとエツチング選択比を有する
膜５及びゲート絶縁膜３をウェットエツチングにより除
去するようにしているため、ゲート電極１５ａ及びＳｉ
基板１表面でエツチングを止めることができ、ゲート電
極１５ａにサイドエツチングを入り難くすることができ
るとともに、ゲート電極３下のゲート絶縁膜３及び基板
１にダメージを入り難くすることができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図（ａ）〜（ｆ）は本発明に係る半導体装置の製造
方法の一実施例を説明する図である。図示例の製造方法
はＭＯ３Ｉ−ランジスタの製造方法に適用する場合であ
る。第１図において、１はＳｉ等からなる基板、２は５
ｉＯｚ等からなるフィールド酸化膜、３はＳｉＯ□等か
らなるゲート絶縁膜、４はポリＳｉ等からなる導電性膜
、５はＳｌＯ□等からなるシリコン酸化膜、６は熱架橋
型ＭＭＡ等からなるレジスト膜、７はレジスト膜６に形
成された開口部、８はシリコン酸化膜５に形成された開
口部、９はポリＳｉ等からなる導電性膜、１０は導電性
膜４．９からなるゲート電極である。

次に、その製造方法について説明する。

まず、第１図（ａ）に示すように、ＬＯＧＯ３により基
板１を選択的に酸化して膜厚が例えば６０００人のフィ
ールド酸化膜２を形成した後、例えば熱酸化により基板
１を酸化して膜厚が例えば２００人のゲート絶縁膜３を
形成する。次いで、例えばＣＶＤ法によりゲート絶縁膜
３上にポリＳｉを堆積して膜厚が例えば３００人の導電
性膜４を形成した後、例えばＣＶＤ法により導電性膜４
にＳｉＯ□を堆積して膜厚が例えば４０００人のシリコ
ン酸化膜５を形成する。

次に、第１図（ｂ）に示すように、シリコン酸化膜５上
にレジストを塗布して膜厚が例えば３０００人のレジス
ト膜６を形成した後、露光と現像によりレジスト膜６を
バターニングして幅（ゲート長に対応する）が例えば０
．５μｍの開口部７を形成するとともに、開口部７内に
シリコン酸化膜５を露出させる。

次に、第１図（ｃ）に示すように、例えばＲＩＥにより
レジスト膜６をマスクとし開口部７を介してシリコン酸
化膜５を異方性エツチングして開口部８を形成するとと
もに、開口部８内に導電性膜４を露出させる。

次に、第１図（ｄ）に示すように、レジスト膜６を剥離
した後、ＣＶＤ法により開口部８内の導電性膜４上のみ
にポリＳｉを選択成長して膜厚が例えば４０００人の導
電性膜９を開口部８内に埋め込む。ここでの選択成長の
条件は例えばＳ　ｉ　Ｈ，Ｃ１２ガス／Ｈ２ガス−Ｉ　
Ｉ！／８　／、８５０℃、２５ＴＯｒｒ、８分間である
。

次に、第１図（ｅ）に示すように、例えばＣＦ　４ガス
／　ＣＨＦ　３ガス−６０ｓｃｃｍ／４０ｓｃｃｍ、　
０．１５Ｔｏｒｒ、２００Ｗのドライエツチング（ウェ
ットエツチングでもよい）により導電性膜４．９とエツ
チング選択比を有するシリコン酸化膜５を除去する。

次に、第１図（ｆ）に示すように、例えば混酸ＣＨＣｌ
０．　６０：Ｈ３Ｐｏ、１５：ＨＮＯ３５：ＨＦ　　１
）、２０秒のウェットエツチングにより導電性膜４を除
去することにより導電性膜４．９からなるゲート電極１
０を形成する。この時、導電性膜９も膜減りする。

そして、例えばイオン注入によりゲート電極１０をマス
クとして基板１に不純物を導入し、アニール処理するこ
とによりソース／ドレイン拡散層を形成し、全面にＰＳ
Ｇからなる層間絶縁膜を形成し、眉間絶縁膜及びゲート
絶縁膜にコンタクトホールを形成した後、ソース／ドレ
イン拡散層及びゲート電極とコンタクトを取るようにＡ
Ｉ！等の配線層を形成することにより半導体装置を得る
ことができる。

すなわち、上記実施例では、ゲート絶縁膜３上に導電性
膜９よりも適宜所望の薄い膜厚で形成した導電性膜４上
に異方性エツチングにより形成した開口部８を有する導
電性膜４よりも適宜所望の厚い膜厚のシリコン酸化膜５
を形成し、開口部８内にＣＶＤ法による選択成長により
導電性膜９を形成し、ドライエツチング（ウェットエッ
チングでもよい）により導電性膜４．９とエツチング選
択比を有するシリコン酸化膜５を除去した後、ウェット
エツチングにより導電性膜９下の導電性膜４以外の部分
を除去して導電性膜４．９からなるゲート電極１０を形
成している。このように、シリコン酸化膜５を異方性エ
ツチングして形成した開口部８内に導電性膜４よりも適
宜所望の厚い膜厚の導電性膜９を埋め込んだ後、導電性
膜４．９とエツチング選択比を有するシリコン酸化膜５
を除去するようにしたため、導電性膜４．９表面でエツ
チングを止めることができ、導電性膜９にサイドエツチ
ングを入り難くすることができるとともに、導電性膜４
下のゲート絶縁膜３にダメージを入り難くすることがで
きる。そして、ウェットエツチングにより導電性膜９下
の導電性膜４よりも適宜所望の薄い膜厚で形成した導電
性膜４以外の部分を除去しているため、下地のゲート絶
縁１１ｕ３、基板１にダメージを入り難くすることがで
きる。

したがって、側面が垂直形状の良好なパターン形状の導
電性膜４．９からなるゲート電極１０を制御性良く安定
に、かつゲート絶縁膜３、基板１にダメージをほとんど
与えずに形成することができ、ロフト間（ウェハ内）で
素子特性をほぼ均一にすることができる。

なお、上記実施例では、開口部８内に導電性膜９を埋め
込むのをＣＶＤ法による選択成長することにより行う場
合について説明したが、本発明はこれに限定されるもの
ではなく、第２図（ａ）に示すように、例えばスパッタ
法によりシリコン酸化膜５を覆うように全面にＡＰ等を
堆積して導電性膜９を形成した後、第２図（ｂ）に示す
ように、レーザー光照射することにより開口部８内に導
電性膜９を埋め込む場合であってもよい。上記各実施例
では、導電性膜４．９からなる２層構造のゲート電極の
場合について説明したが、本発明はこれに限定されるも
のではなく、１層構造のゲート電極の場合であってもよ
く、即ち第３図（ａ）に示すように、導電性膜４を形成
していない状態で例えばスパッタ法によりシリコン酸化
膜５を覆うように全面にＡＰ等を堆積して導電性膜１５
を形成した後、第３図（ｂ）に示すように、レーザー光
照射することにより開口部８内に導電性膜１５を埋め込
んでゲート電極１５ａを形成する場合であってもよい。

この実施例では上記各実施例と同様の効果を得ることが
できる。即ち、シリコン酸化Ｗｉ１．５を異方性エツチ
ングして形成した開口部９内にレーザ光照射により導電
性膜１５を埋め込んでゲート電極１５ａを形成した後、
この導電性膜１５ａからなるゲート電極とエツチング選
択比を有する膜５及びゲート絶縁膜３をウェットエツチ
ングにより除去するようにしているため、ゲート電極１
５ａ及びＳｉ基板１表面でエツチングを止めることが２
でき、ゲート電極１５ａにサイドエツチングを入り難く
することができるとともに、ゲート電極３下のゲート絶
縁膜３及び基板１にダメージを入り難くすることができ
る。したがって、側面が垂直形状の良好なパターン形状
の導電性膜１５からなるゲート電極１５ａを制御性良く
安定に、かフゲート絶縁膜３、基板ｌにダメージをほと
んど与えずに形成することができ、ロフト間（ウェハ内
）で素子特性をほぼ均一にすることができる。

〔発明の効果〕

本発明によれば、良好なパターン形状のゲート電極を制
御性良く安定に、かつ基板等へのダメージをほとんど与
えずに形成することができ、ロフト間（ウェハ内）で素
子特性をほぼ均一にすることができるという効果がある
。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図及び第３図は他の実施例の製造方法を説明する図
、 第４図は従来例の一例の製造方法を説明する図、第５図
は従来例の他の一例の製造方法を説明する図である。 １・・・・・・基板、 ３・・・・・・ゲート絶縁膜、 ４・・・・・・導電性膜、 ５・・・・・・シリコン酸化膜、 ８・・・・・・開口部、 ９・・・・・・導電性膜、 １０・・・・・・ゲート電極、 １５・・・・・・導電性膜、 １５ａ・・・・・・ゲート電極。 代 理　人　弁理士 井 黒緒 ’ｔ≧１−丁′　゛・。 １０：ゲート電極 一実施例の製造方法を説明する図 第１図 一実施例の製造方法を説明する図 従来例の一例の製造方法を説明する画 策 図 第 図

Claims (4)

【特許請求の範囲】
1. （１）下地の膜（１）上にゲート絶縁膜（３）、第１の
   導電性膜（４）及び第１、第２の導電性膜（４、９）と
   エッチング選択比を有する膜（５）を順次形成する工程
   と、 該エッチング選択比を有する膜（５）を異方性エッチン
   グして開口部（８）を形成する工程と、 該開口部（８）内に該第２の導電性膜（９）を埋め込む
   工程と、 該エッチング選択比を有する膜（５）をドライまたはウ
   ェットエッチングにより除去する工程と、 該第１の導電性膜（４）をウェットエッチングにより除
   去して該第１、第２の導電性膜（４、９）からなるゲー
   ト電極（１０）を形成する工程とを含むことを特徴とす
   る半導体装置の製造方法。
2. （２）前記開口部（８）内に前記第２の導電性膜（９）
   を埋め込むのを、化学気相成長法による選択成長するこ
   とにより行うことを特徴とする請求項１記載の半導体装
   置の製造方法。
3. （３）前記開口部（８）内に前記第２の導電性膜（９）
   を埋め込むのを、前記第２の導電性膜（９）を全面堆積
   した後レーザー光照射することにより行うことを特徴と
   する請求項１記載の半導体装置の製造方法。
4. （４）下地の膜（１）上にゲート絶縁膜（３）及び導電
   性膜（１５）とエッチング選択比を有する膜（５）を順
   次形成する工程と、 該エッチング選択比を有する膜（５）を異方性エッチン
   グして開口部（８）を形成する工程と、 該エッチング選択比を有する膜（５）を覆うように全面
   に導電性膜（１５）を形成する工程と、レーザー光照射
   により該開口部（７）内に該導電性膜（１５）を埋め込
   んでゲート電極（１５ａ）を形成する工程と、 該エッチング選択比を有する膜（５）をウェットエッチ
   ングにより除去する工程とを含むことを特徴とする半導
   体装置の製造方法。