JPH0448644A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に係り、特にコンタクトホールの
形成方法に関し。

基板にダメージを与えることなくコンタクトホールを形
成し、しかも配線の微細化とコンタクト抵抗の低下を両
立させることを目的とし。

半導体基板上に第１の絶縁膜、導電膜、第２の絶縁膜を
この順に積層する工程と、該第２の絶縁膜上にコンタク
トホール形成用の開孔を有するマスクを形成する工程と
、該マスクをマスクにして。

該開孔からエツチングにより該第２の絶縁膜を選択的に
エツチング除去して該導電膜を露出し、つづいて該導電
膜を選択的にエンチング除去して該第１の絶縁膜を露出
し、つづ゛いてエツチングにより該第１の絶縁膜を選択
的にエツチング除去して半導体基板を露出することによ
りコンタクトホールを完成する工程と、該コンタクトホ
ールを導電体で埋込んで、該半導体基板と電気的に接続
する配線を形成する工程とを有する半導体装置の製造方
法により構成する。

また、前記導電膜の形成をゲート電極の形成と同時に行
う半導体装置の製造方法によって構成する。また、半導
体基板上に絶縁物のエツチングストッパ膜と絶縁膜をこ
の順に積層し、該エツチングストッパ膜と該絶縁膜にコ
ンタクトホールを形成する半導体装置の製造方法により
構成する。

〔産業上の利用分野〕

本発明は半導体装置の製造方法に係り、特にコンタクト
ホールの形成方法に関する。

近年、半導体素子の高集積化、高速化に伴って。

微細加工技術の開発が要求されている。

素子の微細化をめざすＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　
ｄｏｐｅｄｄｒａｉｎ　）構造では、コンタクトホール
やサイドウオールなどの形成に反応性イオンエツチング
（ＲＩＥ）法が用いられている。

ところが、ＲＩＥによるエツチングではオーバーエツチ
ング時に半導体基板がエツチングされ。

エツチングダメージが発生して、ジャンクションリーク
が大きくなるという問題、半導体基板が削られることに
よる拡散層抵抗の増加の問題、半導体基板がレジストで
汚染される問題等が生じる。

半導体素子の高集積化に伴って１例えば、厚さ０．１　
μｍといった浅い拡散層を形成することが望まれている
時、これらの問題は解決を要する。

〔従来の技術〕

第４図は従来例の構造断面図を示す。この構造を実現す
る工程の概略を以下に説明する。

ｐ型半導体基板１にフィールド酸化膜２を形成し、ゲー
ト酸化膜３．ゲート電極４．絶縁膜５を形成する。ゲー
ト電極４．！縁膜５をマスクにしてイオン注入を行い、
ｎ−層を浅く形成し、　５ｉＯｚサイドウオール５ａを
ＲＩＥにより形成した後、イオン注入により、ｎ−層よ
り深いｎ゛層を形成する。

次に、　Ｓｉｎｇ膜６を成長させ、ゲート電極４の両側
にソース・ドレイン形成のためのコンタクトホールをＲ
ＩＨにより形成し、半導体基板１を露出する。コンタク
トホールに導電体を埋込んで、ソース・ドレイン配線９
を形成する。

ところで、コンタクトホール形成時にＲＩＥによるオー
バーエツチングが生じると、半導体基板１にエツチング
ダメージが入り、ジャンクションリークが生し、また、
半導体基板１が削られて薄くなることから拡散層抵抗が
増加する。

［発明が解決しようとする課題］ 本発明は、ジャンクションリークによる特性劣化、拡散
層抵抗増加を最小限に抑制するコンタクトホールの形成
方法を提供するものである。

さらに、素子の微細化に伴い、コンタクトホールの面積
も小さくなり、配線と半導体基板との接触面積も小さく
なり、コンタクト抵抗が増加するが、その増加を極力抑
えるようなコンタクトホールの形成方法の提供も本発明
の目的である。

〔課題を解決するための手段〕

第１図（ａ）〜（ｅ）、第２図（ａ）〜（Ｃ）、第３図
（ａ）〜（ｄ）は、それぞれ２本発明の実施例１．　　
Ｉｔ。

■の工程順断面図を示す。

上記課題は、半導体基板１上に第１の絶縁膜３゜導電膜
４ａ＋第２の絶縁膜５．６をこの順に積層する工程と、
該第２の絶縁膜５．６上にコンタクトホール形成用の開
孔７ａを有するマスク７を形成する工程と、該マスク７
をマスクにして、該開孔７ａからエツチングにより該第
２の絶縁膜５．６を選択的にエツチング除去して該導電
膜４ａを露出し。

つづいて該導電膜４ａを選択的にエツチング除去して該
第１の絶縁膜３を露出し、つづいてエツチングにより該
第１の絶縁膜３を選択的にエツチング除去して半導体基
板１を露出することによりコンタクトホール８を完成す
る工程と、該コンタクトホール８を導電体で埋込んで、
該半導体基板１と電気的に接続する配線９を形成する工
程と有する半導体装置の製造方法によって解決される。

また、前記導電膜４ａの形成をゲート電極４の形成と同
時に行う半導体装置の製造方法によって解決される。

また、半導体基板１上に絶縁物のエツチングストッパ膜
ｌＯと絶縁膜６をこの順に積層する工程と。

該絶縁膜６上にコンタクトホール形成用の開孔７ａを有
するマスク７を形成する工程と、該マスク７をマスクに
して、該開孔７ａからエツチングにより該絶縁膜６を選
択的にエツチング除去して該エツチングストッパ膜１０
を露出し、つづいてエツチングにより該エツチングスト
ッパ膜１０を選択的にエツチング除去して半導体基板１
を露出することによりコンタクトホール８を完成する工
程と、該コンタクトホール８を導電体で埋込んで、該半
導体基板ｌと電気的に接続する配線９を形成する工程と
を有する半導体装置の製造方法によって解決される。

〔作用〕

本発明では、コンタクトホールの形成におけるエツチン
グ工程を数回に分けて行う、第２の絶縁膜５，６をエツ
チングする時は導電膜４ａがエツチングストッパの作用
をなし、導電膜４ａをエツチングする時は第１の絶縁膜
３がエツチングストッパの作用をなす。そして９　コン
タクトホール形成の最終段階では、第１の絶縁膜３をエ
ツチングにより除去する。エツチングは作用がゆるやか
なエッチャントを選択することにより、半導体基板１に
ダメージを与えたり、半導体基板ｌを削ったりすること
がないようにエツチングすることができる。

レジストマスクは最終エツチング工程以前に剥離するこ
とができるから、レジストによる半導体基板１の汚染も
生じない。

また、第１の絶縁膜３のエツチングの際、エッチャント
を選択すればサイドエツチング効果により、半導体基板
１の露出面積が開孔７ａの面積よりも大きくできるから
、その後、コンタクトホールをカバレッジの良い導電体
で埋込めば、コンタクト抵抗を低く抑えることができる
。

電界効果トランジスタの製造工程において、導電膜４ａ
の形成をゲート電極４の形成と同時に行うことは、工数
節減となる。

また、エンチングストッパ膜工０と絶縁膜６の積層にコ
ンタクトホールを形成する工程において。

絶縁膜６をエツチングする時、エツチングストッパ膜１
０がエツチングストッパの作用をなす。エツチングスト
ッパ膜１０を作用がゆるやかなエツチングにより除去す
れば、半導体基板１にダメージを与えたり、半導体基板
１を削ったりすることがない。

〔実施例〕

第１図（ａ）〜（ｅ）は実施例■の工程順断面図を示し
、以下、これらの図を参照しながら説明する。

第１図（ａ）参照 ｐ−３ｉ基板１に厚さ０．６μｍのフィールド酸化膜２
を形成し、熱酸化により厚さ２００人の絶縁膜３（第１
の絶縁膜であってゲート酸化膜）を形成する。次いで、
ポリＳｉを厚さ３０００人成長させ。

通常のリソグラフィー工程によりレジスト（図示せず）
のパターニングを行い１反応性イオンエッチング（ＲＩ
　Ｅ）によりポリＳｉをエツチングしてゲート電極４及
びその両側に導電膜４ａを形成する。

レジストを剥離して、Ａｓ”のイオン注入（加速電圧８
０ｋｅＶ、ドーズ量Ｉ　Ｘ　１０　”ｃ−”）を行い。

ｎ”層を形成し、その後、酸化処理を行いゲート電極４
及び導電膜４ａの周囲にＳｉＯ□膜５（第２の絶縁膜）
を形成する。

第１図（ｂ）参照 厚さ５０００人のＳｉＯ２膜６　（第２の絶縁膜）を成
長させ１通常のリソグラフィー工程によりレジストのバ
ターニングを行い導電膜４ａ上に開孔７ａを有するレジ
ストマスク７を形成し、ＲＩＥによりＳｉ０１Ｍ６を選
択的にエツチングして２ｘ！膜４ａを露出する。導電膜
４ａはエツチングストッパとして働く。

次に、レジストマスク７を剥離して、　５ｉ０２膜６に
形成された開孔から導電膜４ａスルーにより。

Ａ　ｓ＋のイオン注入（加速電圧１１０　ｋｅＶ、ドー
ズ量５　Ｘ　１０　”ｃｍ−”）を行い、　９００〜１
０００℃の拡散処理によりｎ゛層を形成する。

第１図（ｃ）参照 ｔＥによりｉｔ膜４ａを選択的にエツチングして絶縁膜
３を露出する。絶縁膜３はエツチングストッパとして働
く。

第１図（ｄ）参照 絶縁膜３を湿式エツチングにより除去し、半導体基板１
を露出する。絶縁膜３はサイドエツチングされ、残存す
る導電膜４ａの下までエツチングされ、半導体基板１の
露出面積が開孔７ａの面積よりも大きくなる。

このようにして、コンタクトホール８が完成する。

第１図（ｅ）参照 化学的気相成長（ＣＶＤ）法によりコンタクトホール８
を導電体で埋込み、その導電体をバターニングしてソー
ス・ドレイン配線９を形成する。

導電体は１例えば半導体基板１上に選択的に成長させた
ポリＳｉあるいはＷＳｉ等のシリサイドであり、コンタ
クトホール８をカバレッジよく埋込み、半導体基板１と
電気的接触を保つ。

また、導電体として、アルミニウムやアルミニウム合金
、タングステン（Ｗ）等の高融点金属窒化チタン（Ｔ　
ｉ　Ｎ）を用いることもできる。

さらに、半導体基板１上にＳｉを選択的に成長させ、そ
の上にＷ等の高融点金属あるいはＷＳｉ等のシリサイド
を選択成長させることもできる。

第２図（ａ）〜（ｃ）は実施例Ｈの工程順断面図を示し
、以下、これらの図を参照しながら説明する。

第２図（ａ）参照 この図は第１図（ｂ）の両温で、ここまでの工程は前述
の通りである。

第２図（ｂ）参照 ５ｉＯｚ膜６に形成された開孔からから等方性エツチン
グにより導電膜４ａを選択的にエツチングして絶縁膜３
を露出する。絶縁膜３はエツチングストッパとして働く
。

次いで、絶縁膜３を湿式エツチングによりエンチング除
去し、半導体基板ｌを露出する。半導体基板１の露出面
積は開孔７ａの面積よりも大きくなる。このようにして
、コンタクトホール８が完成する。

第２図（ｃ）参照 化学的気相成長（ＣＶ　Ｄ）法によりコンタクトホール
８を導電体で埋込み１その導電体をバターニングしてソ
ース・ドレイン配線９を形成する。

このソース・ドレイン配線９の形成は、前述の実施例Ｉ
　（第１図（ｅ））と同様であるので、説明を省略する
。

第３図（ａ）〜（ｄ）は実施例■の工程順断面図を示し
、以下、これらの図を参照しながら説明する。

第３図（ａ）参照 ｐ−Ｓｉ基板ｌに厚さ０．６μｍのフィールド酸化膜２
を形成し、熱酸化により厚さ２００人の絶縁膜３　（ゲ
ート酸化膜３）を形成する。次いで１ポリＳｉを厚さ３
０００人成長させ、ｉｌｌ！常のリソグラフィー工程に
よりレジスト（図示せず）のバターニングを行い１反応
性イオンエツチング（ＲＩ　Ｅ）によりポリＳｉをエツ
チングしてゲート電極４を形成する。

レジストを剥離して、Ａｓ”のイオン注入（加迷電圧８
０ｋｅＶ、ドーズ量Ｉ　Ｘ　１０１３ｃｍ−”）を行い
。

ｎ−層を形成し、その後、絶縁膜３を湿式エツチングに
より除去する。

通常のリソグラフィー工程により、ゲート電極４上に５
ｉｆｔ膜５．側面にＳｉＯ□サイドウオール５ａを形成
した後、ＣＶＤ法により厚さ１０００人のＳｉ、Ｎ４膜
１０を成長させる。

全面にＡｓ”のイオン注入（加速電圧１１０　ｋｅＶ。

ドーズ量５　Ｘ　１０　”ｃｍ−”）を行い、９００〜
１０００℃の拡散処理によりｎ゛層を形成する。

第３図（ｂ）参照 全面に５ｉ（ｈを堆積して厚さ５０００人のＳｉＯ□膜
６を形成し７その上にレジストを堆積して通常のリソグ
ラフィー工程によりパターニングを行い、開孔７ａを有
するレジストマスク７を形成する。

第３図（ｃ）参照 開孔７ａからＲＩＥにより５ｔ０２膜６を選択的にエツ
チング除去し、５ｉＪ４膜１０を露出する。Ｓｉ３Ｎ４
膜１０はエツチングストッパとして働く。その後。

レジストマスク７を剥離する。

次に、５ｉＪ４膜１ｏをｃＦ４を主体とするエツチング
ガスを用いて等方エンチし、半導体基板１を露出する。

半導体基板１の露出面積は、開孔７ａの面積よりも大き
くなる。

このようにして、コンタクトホール８が完成する。

第３図（ａ）参照 化学的気相成長（ＣＶＤ）法によりコンタクトホール８
を導電体で埋込み、その導電体をバターニングしてソー
ス・ドレイン配線９を形成する。

このソース・ドレイン配線９の形成は、前述の実施例Ｉ
　（第１図（ｅ））と同様であるので、説明を省略する
。

以上の実施例Ｉ〜ｍでは、コンタクトホール８形成の最
終工程において１等方性エツチングにより絶縁膜３を除
去して半導体基板１を露出するので、従来の異方性エン
チングとは異なり、半導体基板１にダメージの入ること
はない。また１等方性エツチングによりサイドエツチン
グも行われるので、半導体基板１の露出面積が開孔７ａ
の面積よりも大きくなり、カバレンジのよい配線を行う
ことにより、コンタクト抵抗が軽減される。

〔発明の効果〕

以上説明したように２本発明によれば、コンタクトホー
ルの形成の際、半導体基板に対してエツチングダメージ
を生ぜず、レジストマスクから半導体基板への汚染もな
いので、ジャンクションリークは抑制される。

また、オーバーエツチングによる半導体基板の削れがな
いので、拡散層抵抗の増加がない。

さらに、半導体基板は配線の接触面積を大きくできるの
で、コンタクト抵抗を低くすることができる。

本発明は、半導体装置の高速化、高集積化、製造プロセ
スの安定化に寄与するところが大きい。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は実施例Ｉの工程順断面図。 第２図（ａ）〜（ｃ）は実施例■の工程順断面図。 第３図（ａ）〜（ｄ）は実施例■の工程順断面図。 第４図は従来例の工程断面図 である。 図において。 １は半導体基板であり、Ｓｉ基板であってｐ−３ｉ基板 ２はフィールド酸化膜。 ３は絶縁膜であり、第１の絶縁膜であってゲート酸化膜 ４はゲート電極 ４ａは導電膜 ５．６は絶縁膜であり、第２の絶縁膜であってＳｉｎ、
膜。 ７はレジストマスク。 ７ａは開孔。 ８はコンタクトホール。 ９は配線であってソース・ドレイン配線。 １０は絶縁物であり、エツチングストッパ膜であって５
ｉＪａ　ＩＩ！ （α） 実施ｆｌＩＩの工程Ｉｌｌ！断面図 断面図図（Ｙの１） （α） 実施りＩＴＩの工程順ＷＴ面図 笑２図 （ｄ） 実施例■の工程ｊ１旧頴而面 第１　図（活の２） （α） （Ｃ） 実施り［の工程嬰断面図 第す図（堂の１〕

Claims (1)

1. 【特許請求の範囲】 〔１〕半導体基板（１）上に第１の絶縁膜（３）、導電
   膜（４ａ）、第２の絶縁膜（５、６）をこの順に積層す
   る工程と、 該第２の絶縁膜（５、６）上にコンタクトホール形成用
   の開孔（７ａ）を有するマスク（７）を形成する工程と
   、 該マスク（７）をマスクにして、該開孔（７ａ）からエ
   ッチングにより該第２の絶縁膜（５、６）を選択的にエ
   ッチング除去して該導電膜（４ａ）を露出し、つづいて
   該導電膜（４ａ）を選択的にエッチング除去して該第１
   の絶縁膜（３）を露出し、つづいてエッチングにより該
   第１の絶縁膜（３）を選択的にエッチング除去して半導
   体基板（１）を露出することによりコンタクトホール（
   ８）を完成する工程と、該コンタクトホール（８）を導
   電体で埋込んで、該半導体基板（１）と電気的に接続す
   る配線（９）を形成する工程とを 有することを特徴とする半導体装置の製造方法。 〔２〕前記導電膜（４ａ）の形成をゲート電極（４）の
   形成と同時に行うことを特徴とする請求項１記載の半導
   体装置の製造方法。 〔３〕半導体基板（１）上に絶縁物のエッチングストッ
   パ膜（１０）と絶縁膜（６）をこの順に積層する工程と
   、 該絶縁膜（６）上にコンタクトホール形成用の開孔（７
   ａ）を有するマスク（７）を形成する工程と、該マスク
   （７）をマスクにして、該開孔（７ａ）からエッチング
   により該絶縁膜（６）を選択的にエッチング除去して該
   エッチングストッパ膜（１０）を露出し、つづいてエッ
   チングにより該エッチングストッパ膜（１０）を選択的
   にエッチング除去して半導体基板（１）を露出すること
   によりコンタクトホール（８）を完成する工程と、 該コンタクトホール（８）を導電体で埋込んで、該半導
   体基板（１）と電気的に接続する配線（９）を形成する
   工程とを 有することを特徴とする半導体装置の製造方法。