KR100335130B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 플로팅 벌크(Floating Bulk)의 문제점을 개선하기 위한 반도체 소자 및 그의 제조방법에 관한 것으로써 제 1 기판, 제 1 절연막, 제 2 기판으로 이루어진 SOI 기판과, 상기 제 1 기판 표면내의 소정영역에 형성되는 제 1 도전형 불순물 영역과, 상기 불순물 영역의 표면에 형성되는 금속막과, 상기 금속막 및 제 1 절연막의 표면이 노출되도록 상기 제 1 기판 및 제 1 절연막이 선택적으로 제거되어 형성되는 복수개의 트랜치와, 상기 트랜치가 형성된 제 2 기판의 표면에 형성되는 제 2 절연막과, 상기 제 2 절연막에 의해 제 2 기판과 절연되면서 상기 트랜치의 내부에 형성되는 반도체막과, 상기 트랜치를 제외한 상기 제 2 기판상에 형성되는 제 3 절연막과, 상기 반도체막의 표면상에 형성되는 소자 격리막과, 상기 소자 격리막을 포함한 SOI 기판의 전면에 형성되는 제 4 절연막과, 상기 제 4 절연막 및 소자 격리막을 관통하여 상기 반도체막과 전기적으로 연결되는 금속배선을 포함하여 구성된다.
Description
본 발명은 플로팅 벌크(Floating Bulk)의 문제점을 개선하기 위한 반도체 소자 및 그의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 단면도이다.
도 1에서와 같이 반도체 기판(201), 제 1 산화막(202), 실리콘막(203)이 차례로 적층되어 형성된 SOI 기판(204)과, 상기 실리콘막(203)의 소정 영역에 제 1 산화막(202)의 표면이 노출되도록 실리콘막(203)이 선택적으로 제거되어 형성되는 트랜치(203a)와, 상기 트랜치(203a)가 형성된 실리콘막(203)의 표면에 형성되는 절연막(209)과, 상기 절연막(209)에 의해 실리콘막(203)과 절연되면서 트랜치(203a)의 내부에 형성되는 오믹 콘택층(210a)과, 상기 트랜치(203a)가 형성되지 않을 상기 실리콘막(203)상에 형성되는 제 2 산화막(205)과, 상기 오믹 콘택층(210a)상에 형성되는 소자 격리막(211)과, 상기 소자 격리막(211)을 포함한 SOI 기판(204)의 전면에 형성되는 제 4 산화막(212)을 포함하여 구성된다.
상기와 같이 구성되는 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 종래의 반도체 소자의 제조공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(201)상에 제 1 산화막(202)을 형성하고 상기 제 1 산화막(202)상에 실리콘막(203)을 증착하여 반도체 기판(201)과 제 1 산화막(202)과 실리콘막(203)으로 이루어진 SOI(Silicon On Insulator) 기판(204)을 형성한다.
여기에서, 상기 반도체 기판(201)은 벌크(Bulk) 혹은 바디(Body)로 이용되며 상기 실리콘막(203)은 차후에 반도체 소자가 형성될 영역이다.
그리고 상기 SOI 기판(204)의 상기 실리콘막(203)의 표면을 산화하여 제 2 산화막(205)을 형성하고 상기 제 2 산화막(205)상에 질화막(206)을 증착한다.
그리고, 화학 기상 증착법(CVD : Chemical Mechanical Deposition)을 이용하여 상기 질화막(206)상에 제 3 산화막(207)을 증착한다.
그리고, 상기 제 3 산화막(207)상에 포토레지스트(208)를 도포한 후 노광 및 현상 공정으로 상기 제 3 산화막(207)의 복수개의 영역이 노출되도록 상기 포토레지스트(208)를 패터닝한다.
이어 상기 패터닝된 포토레지스트(208)를 마스크로 이용하여 노출된 상기 제 3 산화막(207)과 질화막(206)과 제 2 산화막(205)을 차례로 식각하여 상기 실리콘막(203)의 표면을 노출시킨다.
도 2b에 도시된 바와 같이, 상기 포토레지스트(208)를 제거한 후 상기 식각된 제 3 산화막(207)을 마스크로 이용하여 상기 제 1 산화막(202)의 표면이 노출되도록 상기 실리콘막(203)을 선택적으로 식각하여 복수개의 트랜치(203a)를 형성한다.
그리고, 열산화 공정을 이용하여 상기 트랜치(203a)가 형성된 실리콘막(203)의 표면을 산화하여 절연막(209)을 형성한다.
도 2c에 도시된 바와 같이, 상기 트랜치(203a)를 포함한 상기 반도체 기판(201) 전면에 폴리 실리콘(210)을 증착한다.
도 2d에 도시된 바와 같이, 상기 실리콘막(203)과 동일한 높이가 되도록 상기 폴리 실리콘(210)을 에치백(Each-back)하여 상기 트랜치(203a)내에만 폴리 실리콘(210)을 잔류시켜 오믹 콘택층(210a)을 형성한 후 상기 제 3 산화막(207)을 제거한다.
도 2e에 도시된 바와 같이, 상기 질화막(206)을 마스크로 이용하여 국부 산화 공정(LOCOS)을 실시하여 상기 오믹 콘택층(210a)의 표면에 소자 격리막(211)을 형성한다.
이후, 상기 질화막(206)을 제거한 후 화학적 기상 증착법을 이용하여 상기 소자 격리막(211)을 포함한 상기 제 2 산화막(205)상에 제 4 산화막(212)을 형성한다.
그리고 이후 공정은 도시하지 않았지만, 상기 실리콘막(203)내에 소정 깊이로 p웰 및 n웰을 형성하고 상기 p웰 및 n웰에 복수개의 고농도 불순물 영역들을 소정 깊이로 형성하며 상기 고농도 불순물 영역들이 외부에 전기적으로 연결되도록 상기 제 4 산화막(211)을 관통하여 금속배선을 형성한다.
그러나 상기와 같은 종래의 반도체 소자 및 그의 제조방법은 잡음이 발생하거나 벌크의 전압이 상승할 경우 열누적 증가 현상으로 소자의 신뢰성이 열화되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 벌크 전압의 상승을 방지하여 소자 신뢰성을 개선 할 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 단면도
도 2a 내지 도 2e는 종래의 반도체 소자의 제조공정 단면도
도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요부분에 대한 부호 설명
401 : 반도체 기판 402 : 제 1 산화막
403 : 실리콘막 403a : 트랜치
404 : SOI 웨이퍼 405 : 제 2 산화막
406 : 질화막 407 : 제 3 산화막
408 : 제 1 포토레지스트 409 : 제 2 포토레지스트
410 : Ti막 411 : 고농도 불순물 영역
412 : 폴리 실리콘 412a : 오믹 콘택층
413 : 절연막 414 : 소자 격리막
415 : 제 4 산화막 416 : 제 3 포토레지스트
417 : 콘택홀 418 : 금속 배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 제 1 기판, 제 1 절연막, 제 2 기판으로 이루어진 SOI 기판과, 상기 제 1 기판 표면내의 소정영역에 형성되는 제 1 도전형 불순물 영역과, 상기 불순물 영역의 표면에 형성되는 금속막과, 상기 금속막 및 제 1 절연막의 표면이 노출되도록 상기 제 1 기판 및 제 1 절연막이 선택적으로 제거되어 형성되는 복수개의 트랜치, 상기 트랜치가 형성된 제 2 기판의 표면에 형성되는 제 2 절연막과, 상기 제 2 절연막에 의해 제 2 기판과 절연되면서 상기 트랜치의 내부에 형성되는 반도체막과, 상기 트랜치를 제외한 상기 제 2 기판상에 형성되는 제 3 절연막과, 상기 반도체막의 표면상에 형성되는 소자 격리막과, 상기 소자 격리막을 포함한 SOI 기판의 전면에 형성되는 제 4 절연막과, 상기 제 4 절연막 및 소자 격리막을 관통하여 상기 반도체막과 전기적으로 연결되는 금속배선을 포함하여 구성된다.
상기와 같이 구성되는 반도체 소자의 제조방법은 제 1 기판, 제 1 절연막, 제 2 기판으로 이루어진 SOI 기판상에 제 2 절연막을 형성하는 단계와, 상기 제 2 기판의 표면이 소정부분 노출되도록 상기 제 2 절연막을 선택적으로 제거하는 단계와, 상기 제 2 절연막을 마스크로 이용하여 상기 제 1 절연막의 표면이 노출되도록 제 2 기판을 선택적으로 제거하여 복수개의 트랜치를 형성하는 단계와, 상기 제 1 절연막의 일부가 노출되도록 상기 SOI 기판상에 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 노출된 제 1 절연막을 선택적으로 제거하여 제 1 기판을 소정 부분 노출시키는 단계와, 상기 노출된 제 1 기판의 표면내에 불순물 영역을 형성하는 단계와, 상기 불순물 영역의 표면에 금속막을 형성하는 단계와, 상기 트랜치가 형성된 제 2 기판의 표면에 제 3 절연막을 형성하는 단계와, 상기 마스크층을 제거하고 상기 금속막을 포함한 트랜치의 내부에 반도체막을 형성하는 단계와, 상기 반도체막의 표면상에 소자 격리막을 형성하는 단계와, 상기 소자 격리막을 포함한 SOI 기판의 전면에 제 4 절연막을 형성하는 단계와, 상기 제 4 절연막 및 소자 격리막을 관통하여 상기 반도체막과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 3에서와 같이 반도체 기판(401), 제 1 산화막(402), 실리콘막(403)이 차례로 적층되어 형성된 SOI 기판(404)과, 상기 반도체 기판(401) 표면내의 일정 영역에 형성되는 고농도 불순물 영역(411)과, 상기 고농도 불순물 영역(411)의 표면에 형성되는 Ti막(410)과, 상기 Ti막(410) 및 제 1 산화막(402)의 표면이 소정 부분 노출되도록 실리콘막(403) 및 제 1 산화막(402)이 선택적으로 제거되어 형성되는 복수개의 트랜치(403a)와, 상기 트랜치(403a)가 형성된 실리콘막(403)의 표면에 형성되는 절연막(413)과, 상기 절연막(413)에 의해 실리콘막(403)과 절연되면서 트랜치(403a)의 내부에 형성되는 오믹 콘택층(412a)과, 상기 트랜치(403a)가 형성되지 않는 실리콘막(403)상에 형성되는 제 2 산화막(405)과, 상기 오믹 콘택층(412a)상에 형성되는 소자 격리막(414)과, 상기 소자 격리막(414)을 포함한 SOI 기판(404)의 전면에 형성되는 제 4 산화막(415)과, 상기 제 4 산화막(415) 및 소자 격리막(414)을 관통하여 상기 오믹 콘택층(412a)과 연결되는 금속배선(418)을 포함하여 구성된다.
상기와 같이 구성되는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(401)의 표면을 산화하여 제 1 산화막(402)을 형성하고 상기 제 1 산화막(402)상에 실리콘막(403)을 증착하여 반도체 기판(401)과 제 1 산화막(402)과 실리콘막(403)으로 이루어진 SOI(Silicon On Insulator) 기판(404)을 형성한다.
그리고, 열산화 공정을 이용하여 상기 실리콘막(403)상에 제 2 산화막(405)을 형성하고 상기 제 2 산화막(405)상에 질화막(406)을 증착한다.
이후, 화학적 기상 증착법을 이용하여 상기 질화막(406)상에 제 3 산화막(407)을 증착하고 상기 제 3 산화막(407)상에 제 1 포토레지스트(408)를 도포한다.
그리고 상기 제 3 산화막(407)의 복수개의 영역이 노출되도록 상기 제 1 포토레지스트(408)를 노광 및 현상 공정으로 패터닝한 후 이를 마스크로 상기 노출된 제 3 산화막(407)과 질화막(406)과 제 2 산화막(405)을 차례로 식각하여 상기 실리콘막(403)의 표면을 노출시킨다.
도 4b에 도시된 바와 같이, 상기 제 1 포토레지스트(408)를 제거한 후 상기 제 3 산화막(407)을 마스크로 이용하여 상기 노출된 실리콘막(403)을 식각하여 복수개의 트랜치(403a)를 형성한다.
도 4c에 도시된 바와 같이, 전면에 제 2 포토레지스트(409)를 도포한 후 노광 및 현상 공정으로 상기 제 1 산화막(402)의 표면이 소정 부분 노출되도록 형성된 복수개의 트랜치(403a)들 중 하나가 노출되도록 상기 제 2 포토레지스트(409)을 패터닝한다.
이후, 상기 패터닝된 제 2 포토레지스트(409)를 마스크로 상기 노출된 제 1 산화막(402)을 습식각(Wet-each)하여 상기 노출된 트랜치 하부 및 이에 인접한 상기 반도체 기판(401)의 표면을 노출시킨다.
그리고, 상기 패턴닝된 제 2 포토레지스트(409)를 마스크로 이용하여 전면에 붕소(B) 이온을 주입하여 상기 노출된 반도체 기판(401)의 표면내에 소정깊이로 고농도 불순물 영역(411)을 형성한다.
여기에서 상기 고농도 불순물 영역은 상기 반도체 기판(401) 및 상기 실리콘막(403)과 동일 도전형이다.
그리고, 상기 패터닝된 제 2 포토레지스트(409)를 마스크로 이용하여 티타늄(Ti) 이온을 주입하여 상기 고농도 불순물 영역(411)의 표면에 Ti막(410)을 형성한다.
도 4d에 도시된 바와 같이, 상기 제 2 포토레지스트(409)를 제거한 후 열산화 공정으로 상기 트랜치(403a)가 형성된 부분의 상기 실리콘막(403)의 측면에 절연막(413)을 형성한다.
여기에서 상기 제 1 산화막(402)과 절연막(413)과 제 2 산화막(405)으로 둘러싸인 상기 실리콘막(403)은 차후에 소자가 형성될 영역이다.
그리고, 상기 Ti막(410) 및 트랜치(403a)를 포함하여 상기 반도체 기판(401)의 전면에 폴리 실리콘(412)을 증착한다.
도 4e에 도시된 바와 같이, 상기 폴리 실리콘(412)을 상기 실리콘막(403)과 동일한 높이가 되도록 에치백(Each-back)하여 오믹 콘택층(412a)을 형성하고 상기 제 3 산화막(407)을 제거한다.
도 4f에 도시된 바와 같이, 상기 질화막(406)을 마스크로 이용하여 국부 산화 공정(LOCOS)을 실시하여 상기 오믹 콘택층(412a)상에 격리 산화막(414)을 형성하고 화학적 기상 증착법으로 상기 격리 산화막(414)을 포함한 반도체 기판(401)의 전면에 제 4 산화막(415)을 형성한다.
도 4g에 도시된 바와 같이, 제 3 포토레지스트(416)를 도포하고 상기 고농도 불순물 영역(411)의 상부의 제 4 산화막(415)이 소정 부분이 노출되도록 상기 제 3 포토레지스트(416)를 패터닝한다.
이후, 상기 패터닝된 제 3 포토레지스트(416)를 마스크로 이용한 식각 공정으로 상기 오믹 콘택층(412a)의 표면이 드러나도록 상기 제 4 산화막(415)과 상기 소자 격리막(414)을 제거하여 콘택홀(417)을 형성한다.
도 4h에 도시된 바와 같이, 상기 제 3 포토레지스트(416)를 제거한 후 상기 콘택홀(417)을 포함한 반도체 기판(401)의 전면에 금속을 증착한 후 포토 및 식각 공정으로 상기 콘택홀(417) 및 이에 인접한 상기 제 4 산화막(415)상에 남도록 상기 금속을 선택적으로 제거하여 금속배선(418)을 형성한다.
이상의 공정으로 상기 반도체 기판(401)과 고농도 불순물 영역(411)과 Ti막(410)과 오믹 콘택층(412a)과 금속배선(418)으로 연결되는 전기적인 패스가 형성된다.
그리고 이후 공정은 도면에는 도시하지 않았지만, 상기 실리콘막(403)내에 소정 깊이로 p웰 및 n웰을 형성하고 상기 p웰 및 n웰에 복수개의 고농도 불순물 영역들을 소정 깊이로 형성하며 상기 고농도 불순물 영역들이 외부에 전기적으로 연결되도록 상기 제 4 산화막(415)을 관통하여 금속배선(418)들을 형성한다.
그리고 상기 금속 플러그(418)는 접지단에 연결되도록 구성한다.
상기와 같은 본 발명의 반도체 소자 및 그의 제조방법은 벌크와 접지 단자를 전기적으로 연결하는 패스를 구성하므로써 벌크의 전압의 상승으로 인한 플로팅 벌크의 문제를 해결 수 있다.
Claims (5)
- 제 1 기판, 제 1 절연막, 제 2 기판으로 이루어진 SOI 기판;상기 제 1 기판 표면내의 소정영역에 형성되는 제 1 도전형 불순물 영역;상기 불순물 영역의 표면에 형성되는 금속막;상기 금속막 및 제 1 절연막의 표면이 노출되도록 상기 제 1 기판 및 제 1 절연막이 선택적으로 제거되어 형성되는 복수개의 트랜치;상기 트랜치가 형성된 제 2 기판의 표면에 형성되는 제 2 절연막;상기 제 2 절연막에 의해 제 2 기판과 절연되면서 상기 트랜치의 내부에 형성되는 반도체막;상기 트랜치를 제외한 상기 제 2 기판상에 형성되는 제 3 절연막;상기 반도체막의 표면상에 형성되는 소자 격리막;상기 소자 격리막을 포함한 SOI 기판의 전면에 형성되는 제 4 절연막;상기 제 4 절연막 및 소자 격리막을 관통하여 상기 반도체막과 전기적으로 연결되는 금속배선을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 금속막은 Ti막인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 불순물 영역은 제 1, 제 2 기판과 동일 도전형인 것을 특징으로 하는 반도체 소자.
- 제 1 기판, 제 1 절연막, 제 2 기판으로 이루어진 SOI 기판상에 제 2 절연막을 형성하는 단계;상기 제 2 기판의 표면이 소정부분 노출되도록 상기 제 2 절연막을 선택적으로 제거하는 단계;상기 제 2 절연막을 마스크로 이용하여 상기 제 1 절연막의 표면이 노출되도록 제 2 기판을 선택적으로 제거하여 복수개의 트랜치를 형성하는 단계;상기 제 1 절연막의 일부가 노출되도록 상기 SOI 기판상에 마스크층을 형성하는 단계;상기 마스크층을 마스크로 이용하여 상기 노출된 제 1 절연막을 선택적으로 제거하여 제 1 기판을 소정 부분 노출시키는 단계;상기 노출된 제 1 기판의 표면내에 불순물 영역을 형성하는 단계;상기 불순물 영역의 표면에 금속막을 형성하는 단계;상기 트랜치가 형성된 제 2 기판의 표면에 제 3 절연막을 형성하는 단계;상기 마스크층을 제거하고 상기 금속막을 포함한 트랜치의 내부에 반도체막을 형성하는 단계;상기 반도체막의 표면상에 소자 격리막을 형성하는 단계;상기 소자 격리막을 포함한 SOI 기판의 전면에 제 4 절연막을 형성하는 단계;상기 제 4 절연막 및 소자 격리막을 관통하여 상기 반도체막과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 금속막은 상기 마스크층을 마스크로 이용하여 Ti이온을 주입하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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2000
- 2000-04-04 KR KR1020000017677A patent/KR100335130B1/ko active IP Right Grant
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