KR970005703B1 - 트렌치형 소자분리 구조를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

내용 없음.

Description

트렌치형 소자분리 구조를 갖는 반도체 장치 및 그 제조 방법

제1도는 종래의 소자분리용 마스크와 게이트 전극용 마스크를 설명하기 위한 레이 아웃도.

제2도는 제1도에 도시된 소자분리용 마스크를 이용한 LOCOS 공정을 설명하기 위한 소자의 단면도.

제3a도 및 제3b도는 제1도에 도시된 소자분리용의 마스크를 이용한 트렌치형 소자분리막 형성 공정을 설명하기 위한 소자의 단면도.

제4도는 본 발명의 제1실시예에 따른 소자분리용 마스크를 설명하기 위한 레이 아웃도.

제5a도 내지 제5c도는 제4도에 도시된 소자분리용 마스크를 이용한 트렌치형 소자분리막 형성 공정을 설명하기 위한 소자의 단면도.

제6도는 본 발명의 제2실시예에 따른 소자분리용 마스크를 설명하기 위한 레이 아웃도,

제7a도 내지 제7c도는 제6도에 도시된 소자분리용 마스크를 이용한 트렌치형 소자분리막 형성 공정을 설명하기 위한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1,11 및 21 : 반도체 기판 2: 소자분리막

12 및 22 : 보호막 13 및 23 : 트렌치

14 및 24 : 절연막 3 및 25 : 게이트 산화막

4 및 26 : 게이트 전극 26A : 게이트 전극선

5 및 27 : 소오스 및 드레인 영역 A,A1 및 A2 : 소자분리용 패턴

B 및 B1 : 게이트 전극용 패턴 C 및 C1 : 액티브 영역

D 및 D1 : 소자분리 영역

본 발명은 트렌치형 소자분리 구조를 갖는 반도체 장치 및 제조 방법에 관한 것으로, 특히 표면의 평탄도를 향상시키며 소자의 전기적 특성을 향상시킬 수 있도록 한 트렌치형 소자분리 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.

일반적으로 반도체 소자의 제조 공정에서 소자와 소자간의 전기적 절연을 위하여 소자분리 영역에 소자분리막을 형성한다. 이러한 소자분리막은 패드 산화막과 질화막을 산화 방지층으로 이용하는 LOCOS 공정 또는 패드 산화막, 폴리실리콘층 및 질화막을 산화 방지층으로 이용하는 PBLOCOS(Poly Buffered Local Oxidation of Silicon)공정에 의해 형성되거나 트렌치(Trench)를 이용한 방법으로 형성되는데, 그러면 종래 반도체 소자의 소자분리막 형성 방법을 첨부된 도면을 통해 설명하면 다음과 같다.

제1도는 종래의 소자분리용 마스크와 게이트 전극용 마스크를 설명하기 위한 레이 아웃도로서, 종래의 소자분리용 마스크에는 예를들어 사각 형태를 갖는 액티브영역(Active Region; C)을 제외한 외측부의 소자분리 영역(D)을 노출시키기 위한 소자분리용 패턴(A)이 형성되고, 종래의 게이트 전극용 마스크에는 상기 액티브 영역(C)과 상기 소자분리 영역(D)을 통과하는 게이트 전극용 패턴(B)이 형성된다.

제2도는 제1도에 도시된 소자분리용 마스크를 이용한 LOCOS 공정을 설명하기 위한 소자의 단면도로서, 제1도의 Y-Y' 선을 따라 절취된 상태가 도시된다.

반도체 기판 (1)에 패드 산화막 및 질화막(도시않됨)을 순차적으로 형성한 후 상기 제1도에 도시된 소자분리용 마스크를 이용하여 상기 질화막 및 패드 산화막을 패터닝한다. 그리고 패터닝된 상기 질화막 및 패드 산화막을 산화 방지층으로 이용한 산화 공정을 실시하여 상기 소자분리 영역(D)의 상기 반도체 기판(1)에 소자분리막(2)을 형성한다. 이후 상기 반도체 기판(1)상에 형성된 게이트 산화막(3) 및 게이트 전극(4) 그리고 상기 게이트 전극(4) 양측부의 상기 반도체 기판(1)에 형성된 소오스 및 드레인 영역(5)으로 이루어진 MOS 트랜지스터가 상기 액티브 영역(C)에 형성된다.

그런데 상기 산화 공정시 상기 질화막과 패드 산화막 사이로 산화제가 침투되기 때문에 상기 LOCOS 공정에 의해 형성된 소자분리막(2)의 양측부에는 버즈빅(Bird's Beak)이 생성되고, 이론인해 액티브 영역(C)의 크기가 감소되는 문제점이 발생된다. 또한 상기 소자분리막(2)은 상기 반도체기판(1) 내부로 매립된 부분이 적기 때문에 소자의 전기적 특성이 불안정하며 상기 반도체 기판(1) 상부로 돌출된 부분이 많기 때문에 단차로 인해 소자의 고집적화가 어려운 단점을 갖는다.

그래서 상기 LOCOS 공정의 단점을 해결하기 위햐여 트렌치형의 소자분리막이 개발되었는데, 그러면 종래의 트렌치형 소자분리막 형성 공정을 제3a 및 제3b도를 통해 설명하기로 한다.

제3a도 및 제3b도는 제1도에 도시된 소자분리용 마스크를 이용한 트렌치형 소자분리막 형성 공정을 설명하기 위한 소자의 단면도로서, 제1도의 Y-Y' 선을 따라 절취된 상태가 도시된다.

제3a도는 반도체 기판(11)상에 보호막(12)을 형성한 후 상기 제1도에 도시된 소자분리용 마스크를 이용한 식각공정으로 상기 보호막(12) 및 반도체 기판(11)을 순차적으로 식각하여 상기 소자분리 영역(D)에 트렌치(13)를 각각 형성하고 상기 트렌치(13)를 포함한 전체 상부면에 절연막(14)을 두껍게 증착한 상태의 단면도이다.

제3b도는 상기 보호막(12)이 노출되는 시점까지 상기 절연막(14)을 에치백(Etch Back)하여 상기 트렌치(13) 내부에만 상기 절연막(14)이 잔류되고 한 상태의 단면도로서, 상기 트렌치(13) 내부에 잔류된 절연막(14)이 소자분리막으로 이용된다. 그런데 이때 폭이 좁은 트렌치(13)내에서는 상기 절연막 (13)이 완전히 매립되어 표면의 평탄도가 양호하게 나타나지만 폭이 넓은 트렌치(13)내에는 상기 절연막(13)이 완전히 매립되지 못하여 표면의 평탄도가 불량하게 나타난다. 그러므로 또다른 공정을 추가로 진행하여 폭이 넓은 트렌치(13) 상부의 평탄도를 향상시켜야 하기 때문에 공정의 단계가 복잡해지고, 이로인해 인자읠 수율이 저하된다.

따라서 본 발명은 액티브 영역과 필드 영역 경계부의 반도체 기판에 길게 연장된 트렌치를 형성하고, 상기 트렌치내에 절연막을 매립시키므로써 상기한 단점을 해소할 수 있는 트렌치형 소자분리 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 트렌치형 소자분리 구조를 갖는 반도체 장치는 반도체 기판의 액티브 영역과 필드 영역 경계부에 형성된 트렌치내에 절연막이 매립된 소자분리막을 포함한 것을 특징으로 하며, 본 발명에 따른 다른 트렌치형 소자분리 구조를 갖는 반도체 장치는 반도체 기판의 액티브 영역과 필드 영역 경계부와 게이트 전극선이 위치되는 부분에 형성된 트렌치내에 절연막이 매립된 소자분리막을 포함하는 것을 특징으로 한다. 그리고 본 발명에 따른 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법은 반도체 기판상에 보호막을 형성한 후 소자분리형 마스크를 이용한 식각공정으로 상기 보호막 및 반도체 기판을 순차적으로 식각하여 액티브 영역과 소자분리 영역의 경계부를 따라 트렌치가 트렌치가 형성되도록 하는 단계와, 상기 단계로부터 상기 트렌치가 완전히 매립되도록 전체 상부면에 절연막을 형성한 후 상기 절연막을 에치백하여 상기 트렌치 내부에만 상기 절연막이 잔류되도록 하는 단계로 이루어지는 것을 특징으로 하며, 본 발명에 따른 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법은 반도체 기판상에 보호막을 형성한 후 소자분리형 마스크를 이용한 식각 공정으로 상기 보호막 및 반도체 기판을 순차적으로 식각하여 액티브 영역과 필드 영역의 경계부 그리고 게이트 전극선이 위치되는 부분을 따라 트렌치가 형성되도록 하는 단계와, 상기 단계로부터 상기 트렌치가 완전히 매립되도록 전체 상부면에 절연막을 형성한 후 상기 절연막을 에치백하여 상기 트렌치 내부에만 상기 절연막이 잔류되도록 하는 단계로 이루어지는 것을 특징으로 하고, 상기 트렌치는 0.1 내지 3㎛의 폭으로 형성된 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제4도는 본 발명의 제1실시예에 따른 소자분리용 마스크를 설명하기 위한 레이 아웃도로서, 본 발명의 제1실시예에 따른 소자분리용 마스크에는 예를들어 사각 형태를 갖는 액티브 영역(C1)과 소자분리 영역(D1)의 경계부를 따라 연장된 소자분리용 패턴(A1)이 형성되고, 게이트 전극용 마스크에는 상기 액티브 영역(C1)과 상기 소자분리 영역(D1)을 통과하는 게이트 전극용 패턴(B1)이 형성된다.

제5a도 내지 제5c도는 제4도에 도시된 소자분리용 마스크를 이용한 트렌치형 소자분리막 형성 공정을 설명하기 위한 소자의 단면도로서, 제4도의 Y-Y' 선을 따라 절취된 상태가 도시된다.

제5a도는 반도체 기판(21)상에 보호막(22)을 형성한 후 상기 제4도에 도시된 소자분리용 마스크를 이용한 식각공정으로 상기 보호막(22) 및 반도체 기판(21)을 순차적으로 식각하여 액티브 영역(C1)과 소자분리 영역(D1) 경계부의 상기 반도체 기판(21)에 길게 연장된 트렌치(23)가 형성되도록 하고 상기 트렌치(23)가 완전히 매립되도록 전체 상부면에 절연막(24)을 두껍게 형성한 상태의 단면도로서, 상기 트렌치(23)의 폭은 0.1 내지 3㎛가 되도록 하고 상기 트렌치(23)를 혀엉한 후 식각공장시 발생된 결함을 제거하기 위해 상기 트렌치(23) 내벽에 희생 산화막(도시않음)을 형성할 수 있다. 또한 상기 보호막(22)은 산화막으로 형성되거나 산화막과 질화막이 적층된 막으로 형성하고 상기 절연막(24)은 산화막 또는 산화막과 실리콘막이 적층된 막으로 형성한다.

제5b도는 상기 보호막(22)이 노출되는 시점까지 상기 절연막(24)을 에치백하여 상기 트렌치(23) 내부에만 상기 절연막(24)이 매립되도록 한 상태의 단면도로서, 상기 트렌치(23) 내부에 잔류된 절연막(24)이 소자분리막으로 이용된다.

제5c도는 상기 보호막(22)이 제거된 후 게이트 산화막(25) 및 게이트 전극(26) 그리고 상기 게이트 전극(26) 양측부의 상기 본도체 기판(21)에 형성된 소오스 및 드레인 영역(27)으로 이루어진 MOS 트랜지스터가 상기 액티브 영역(C1)에 형성된 상태의 단면도로서, 상기 게이트 전극(26)은 상기 제4도에 도시된 게이트 전극용 마스크에 형성된 게이트 전극용 패턴(B1)과 동일한 형태로 형성된다.

상기와 같은 방법을 이용하는 경우 상기 트렌치(23)가 상기 액티브 영역(C1)과 소자분리 영역(D1)의 경계부를 따라 연장되도록 형성되며, 각 트렌치(23)가 0.1 내지 3㎛정도의 미세한 폭으로 형성되기 때문에 트렌치(23)내에 상기 절연막(24)이 충분히 매립되고, 따라서 표면의 평탄도가 양호하게 나타난다.

제6도는 본 발명의 제2실시예에 따른 소자분리용 마스크를 설명하기 위한 레이 아웃도로서, 본 발명의 제2실시예에 따른 소자분리용 마스크에는 예를들어 사각 형태를 갖는 액티브 영역(C1)과 소자분리 영역(D1)의 경계부를 따라 연장된 소자분리용 패턴(A2)이 형성되며, 또한 상기 소자분리용 패턴(A2)은 상기 게이트 전극용 마스크에 형성되며 상기 액티브 영역(C1)과 소자분리 영역(D1)을 통과하도록 형성된 게이트 전극용 패턴(B1)의 하부를 따라 형성된다.

제7도 내지 제7c도는 제6도에 도시된 소자분리용 마스크를 이용한 트렌치형 소자분리막 형성 공정을 설명하기 위한 소자의 단면도로서, 제6도의 X-X' 선을 따라 절취된 상태가 도시된다.

제7a도는 반도체 기판(21)상에 보호막(22)을 형성한 후 상기 제6도에 도시된 소자분리용 마스크를 이용한 식각공정으로 상기 보호막(22) 및 반도체 기판(21)을 순차적으로 식각하여 액티브 영역(C1)과 소자분리 영역(D1) 경계부의 상기 반도체 기판(21)에 길게 연장된 트렌치(23)가 형성되도록 하고 상기 트렌치(23)가 완전히 매립되도록 전체 상부면에 절연막(24)을 형성한 상태의 단면도로서, 상기 트렌치(23)의 폭은 01. 내지 3㎛가 되도록 하고 상기 트렌치(23)를 형성한 후 식각공정시 발생된 결함을 제거하기 위해 트렌치(23) 내벽에 희생 산화막(도시않음)을 형성할 수 있다. 또한 상기 보호막(22)은 산화막으로 형성하거나 산화막과 질화막으로 형성하고 상기 절연막(24)은 산화막 또는 산화막과 실리콘막이 적층된 막으로 형성한다.

제7b도는 상기 보호막(22)이 노출되는 시점까지 상기 절연막(24)을 에치백하여 상기 트렌치(23) 내부에만 상기 절연막(24)이 매립되도록 한 상태의 단면도로서, 상기 트렌치(23) 내부에 잔류된 절연막(24)이 소자분리막으로 이용된다.

제7c도는 상기 보호막(22)이 제거된 후 게이트 산화막(25) 및 게이트 전극(26) 그리고 상기 게이트 전극(26) 양측부의 상기 반도체 기판(21)에 형성된 소오스 및 드레인 영역(도시 않됨)으로 이루오진 MOS 트랜지스터가 상기 액티브 영역(C1)에 형성된 상태의 단면도인데, 이때 상기 소자분리 영역(D1) 상부를 지나는 게이트 전극선(26A)의 부에도 소자분리막이 형성되며 상기 게이트 전극(26) 및 게이트 전극선(26A)은 상기 제6도에 도시된 게이트 전극용 마스크에 형성된 게이트 전극용 패턴(B1)과 동일한 형태로 형성된다.

상기와 같은 방법을 이용하는 경우 상기 트렌치(23)가 상기 액티브 영역(C1)과 소자분리 영역(D1)의 경계부를 따라 형성되며, 상기 게이트 전극선(26A)의 하부를 따라 형성되기 때문에 상기 게이트 전극선(26A)과 반도체 기판(21)간에 존재하는 기생 캐패시터로 인한 소자의 전기적 특성 저하가 방지된다. 또한 상기 각 트렌치(23)는 0.1 내지 3㎛ 정도의 미세한 폭으로 형성되기 때문에 상기 트렌치(23)내에 상기 절연막(24)이 충분히 매립되며, 따라서 표면의 평탄도가 양호하게 나타난다.

상술한 바와 같이 본 발명에 의하면 액티브 영역과 필드 영역의 경계부를 따라 길게 트렌치를 형성하고, 상기 트렌치내에 절연막을 매립시키므로써 표면의 평탄도가 향상되며, 따라서 후속 공정을 용이하게 진행할 수 있다. 또한 상기 트렌치가 게이트 전극선의 하부에 따라 형성되도록 하므로써 게이트 전극선과 반도체 기판간에 존재하는 기생 캐패시터로 인한 소자의 전기적 특성 저하가 방지된다. 그러므로 소자의 신뢰성 및 수율이 향상 될 수 있는 탁월한 효과가 있다.

Claims (9)

1. 트렌치형 소자분리 구조를 갖는 반도체 장치에 있어서, 반도체 기판의 액티브 영역과 필드 영역 경계부에 형성된 트렌치내에 절연막이 매립된 소자분리막을 포함하는 것을 특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치.
2. 제1항에 있어서, 상기 트렌치는 0.1 내지 3㎛ 폭으로 형성된 것을 특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치.
3. 트렌치형 소자분리 구조를 갖는 반도체 장치에 있어서, 반도체 기판의 액티브 영역과 필드 영역 경계부와 게이트 전극선이 위치되는 부분에 형성된 트렌치내에 절연막이 매립된 소자분리막을 포함하는 것을 특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치.
4. 제3항에 있어서, 상기 트렌치는 0.1 내지 3㎛의 폭으로 형성된 것을 특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치.
5. 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 보호막을 형성한 후 소자분리형 마스크를 이용한 식각공정으로 상기 보호막 및 반도체 기판을 순차적으로 식각하여 액티브영역과 소자분리 영역의 경계부를 따라 트렌치가 형성되도록 하는 단계와, 상기 단계로부터 상기 트렌치가 완전히 매립되도록 전체 상부면에 절연막을 형성한 후 상기 절연막을 에치백하여 상기 트렌치 내부에만 상기 절연막이 잔류되도록 하는 단계로 이루어지는 것을 특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법.
6. 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법에 있어서, 빈도체 기판상에 보호막을 형성한 후 소자분리용 마스크를 이용한 식각 공정으로 상기 보호막 및 반도체 기판을 순차적으로 식각하여 액티브 영역과 필드 영역의 경계부 그리고 게이트 전극선이 위치되는 부분을 따라 트렌치가 형성되도록 하는 단계와, 상기 단계로부터 상기 트렌치가 완전히 매립되도록 전체 상부면에 절연막을 형성한 후 상기 절연막을 에치백하여 상기 트렌치 내부만에 상기 절연막이 잔류되도록 하는 단계로 이루어지는 것을 특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법.
7. 제6항에 있어서, 상기 절연막은 산화막 또는 산화막과 실리콘막이 적층된 막중 어느 하나의 막으로 이루어진 것을특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법.
8. 제6항에 있어서, 상기 트렌치를 형성한 후 상기 절연막을 형성하기 전에 상기 트렌치 내벽에 희생 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법.
9. 제6층에 있어서, 상기 트렌치는 0.1 내지 3㎛의 폭으로 형성되는 것을 특징으로 하는 트렌치형 소자분리 구조를 갖는 반도체 장치의 제조 방법.