KR20000016846A - 반도체장치및그제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

이 반도체 장치에서는, 반도체 장치의 미세화에 따른 컨택트 홀(10a)의 홀 직경의 축소화 요구를 충족시키기 위해, 질화막 등의 절연막으로 이루어지는 불산에 에칭되지 않는 내불산 측벽막(51)이 컨택트 홀(10a)의 측벽 부분에 설치된다. 또한, 컨택트 홀(10a)의 하단부 근방의 실리콘 기판(1)에는, 1쌍의 n 형 소스/드레인 영역(6)의 다른 한쪽에 접속된 제2 불순물 영역(50), 및 p 형 분리 영역(3)에 도달하는 제1 불순물 영역(52)이 설치된다.
반도체 장치의 미세화에 따른 배선층을 형성하기 위한 홀 직경의 증가를 미연에 방지함으로써, 반도체 장치의 동작 특성의 안정화를 꾀할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이 가능해진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로는 반도체 장치의 동작 특성의 향상을 가능하게 해주는 반도체 장치의 구조의 개량 및 그 제조 방법의 개량에 관한 것이다.
우선, 종래의 반도체 장치의 구조에 대해, 도 15를 참조하여 설명한다.
도 15를 참조하면, p 형 실리콘 기판(1)의 주표면에는 활성 영역을 규정하기 위한 소자 분리 산화막(2)이 설치된다. p 형 실리콘 기판(1)의 주표면으로부터 소정 깊이의 위치에는, 띠형상의 p 형 분리 영역(3)이 설치된다. 소자 분리 산화막(2)에 의해 규정된 활성 영역에는, nMOS (Metal Oxide Semiconductor : 100)가 형성된다.
nMOS(100)는, 게이트 산화막(4), 게이트 전극(5) 및 1쌍의 n형 소스/드레인 영역(6)을 구비한다. 1쌍의 n 형 소스/드레인 영역(6)은, 게이트 전극(5)을 사이에 개재시켜 설치된다. 게이트 전극(5)의 상면, 측면 및 1쌍의 n 형 소스/드레인 영역(6)의 표면은 산화막(7)으로 피복되고, 또한 산화막(7)은 층간 산화막(8)으로 커버된다.
1쌍의 n 형 소스/드레인 영역(6)의 한쪽에는, 비트선(9)이 접속된다. 이 비트선(9) 및 층간 산화막(8)은, 층간 산화막(10)으로 커버된다.
소자 분리 산화막(2)의 하면에는, 1쌍의 n 형 소스/드레인 영역(6)의 다른 한쪽에 접속하는 불순물 영역(12)이 설치된다. 이 불순물 영역(12)에는, 소자 분리 산화막(2)을 관통하도록 설치된 컨택트 홀(10a)을 통해, 캐패시터(200)가 접속된다.
캐패시터(200)는, 불순물 영역(12)에 직접 접속하는 스토리지 노드(하부 전극)(13)와, 캐패시터 유전체막(14)과, 셀 플레이트 (상부 전극)(15)를 구비한다. 캐패시터 유전체막(14)과 셀 플레이트 (상부 전극)(15)는, 층간 산화막(10) 상에 연장되도록 설치된다.
상술된, nMOS(100)와 캐패시터(200)에 의해, DRAM(Dynamic Randam Access Memory)의 메모리 셀이 구성된다.
또한, 컨택트 홀(10a)의 측벽 부분에는, 반도체 장치의 미세화에 따른 컨택트 홀(10a)의 홀 직경의 축소화의 요구를 충족시키기 위해, TEOS (Tetra Etyle Ortho Silicate) 등의 산화막에 의한 프레임부착 막(11)이 설치된다.
여기서, 도 15중의 X 선 단면에 따른, 불순물 농도의 프로필을 도 16에 도시한다. 도 16을 참조하면, 라인 A는 인 등의 n 형 불순물의 농도를 나타내고, 라인 B는 붕소 등의 p 형 불순물의 농도를 나타낸다. 여기서, p 형 분리 영역(3)은, 깊이가 0.55㎛ 이하인 영역이고, 불순물 영역(12)은, 깊이가 01.㎛ 내지 0.55㎛인 영역이다.
이어서, 상기 구성으로 이루어진 반도체 장치의 제조 방법에 대해, 도 17 내지 도 25를 참조하여 설명한다.
도 17을 참조하면, p 형 실리콘 기판(1)의 주표면에 LOCOS(LOCal Oxidation of Silicon)법 또는 트렌치 분리법을 사용하여, 소자 분리 산화막(2)을 형성한다. 그 후, p 형 실리콘 기판(1)의 주표면 전면에 n 형의 불순물을 도입하여 띠형상의 p 형 분리 영역(3)을 형성한다.
이어서, 도 18을 참조하면, 포토리소그래피 기술 및 에칭 기술을 이용하여 소정의 형상을 갖는 게이트 산화막(4) 및 게이트 전극(5)을 형성한다. 이어서, 도 19를 참조하면, 게이트 전극(5)을 마스킹하고, p 형 실리콘 기판(1)의 주표면에 n 형의 불순물을 도입하여 1쌍의 n 형 소스/드레인 영역(6)을 형성한다.
이어서, 도 20을 참조하면, 게이트 전극(5)의 상면, 측면 및 1쌍의 n 형 소스/드레인 영역(6)의 표면을 덮도록 산화막(7)을 형성한다. 또한, 이 산화막(7)을 덮도록 층간 산화막(8)을 형성한다.
이어서, 도 21을 참조하면, 1쌍의 n 형 소스/드레인 영역(6)의 한쪽에 통하는 컨택트 홀을 층간 산화막(8)에 형성한 후, 1쌍의 n 형 소스/드레인 영역(6)의 한쪽에 접속하는 도전층으로 이루어진 비트선(9)을 형성한다.
이어서, 도 22를 참조하면, 층간 산화막(8) 및 비트선(9)을 덮도록 층간 산화막(10)을 형성한 후에, 포토리소그래피 기술 및 에칭 기술을 이용하여 층간 산화막(10), 층간 산화막(8), 산화막(7) 및 소자 분리 산화막(2)을 관통하여, 실리콘 기판(1)에 통하는 컨택트 홀(10a)을 형성한다.
이어서, 도 23을 참조하면, 컨택트 홀(10a)을 이용하여 p 형 실리콘 기판(1)에 p 형의 불순물을 도입하여 p 형 분리 영역(3)에 접속함과 동시에 1쌍의 n 형 소스/드레인 영역(6)의 다른 한쪽에 접속하는 불순물 영역(12)을 형성한다.
또, 이 때의 n 형의 불순물의 도입은, 도입 에너지 100keV ∼ 200keV, 도입량 1 × 1013㎝-2∼ 1×1014㎝-2의 조건으로 행해진다. 그 결과, 불순물 영역(12)의 불순물 농도는 3 × 1017㎝-3∼ 3×1018㎝-3정도가 된다.
이어서, 도 24를 참조하면, 컨택트 홀(10a) 내부를 덮도록 TEOS 등의 산화막에 의한 프레임부착 막(11)을 형성한다. 그 후, 도 25을 참조하여 드라이 에칭에 의해 컨택트 홀(10a)의 바닥부 및 층간 산화막(10) 상의 프레임부착 막(11)을 제거하여 컨택트 홀(10a)의 측벽 부분에만 프레임부착 막(11)을 잔존시킨다. 그 후, 컨택트 홀(10a)의 바닥부에 노출하는 p 형 실리콘 기판(1)의 표면에 형성되는 자연 산화막을 제거하기 위해 불산에 의한 세정을 행한다.
이어서, 불순물 영역(12)에 직접 접속하는 스토리지 노드(하부 전극)(13)와, 캐패시터 유전체막(14)과, 셀 플레이트(상부 전극)(15)를 형성함으로써, 도 15에 도시된 nMOS(100)와 캐패시터(200)를 구비한 DRAM의 메모리 셀 구조가 완성된다.
그러나, 상기 구조로 이루어지는 반도체 장치에서는, 상술된 바와 같이 컨택트 홀(10a)의 바닥부에 노출하는 p 형 실리콘 기판(1)의 표면에 형성되는 자연 산화막을 제거하기 위해, 불산에 의한 세정이 행해진다. 이 때, 컨택트 홀(10a)의 측벽 부분에 설치된 TEOS 등의 산화막으로 이루어지는 프레임부착 막(11)이, 불산에 의해 에칭된다. 그 결과, 도 26에 도시된 바와 같이 프레임부착 막(11)의 막 두께가 감소하고, 컨택트 홀(10a)의 홀 직경이 증가하는 문제가 발생한다.
본 발명의 목적은 반도체 장치의 미세화에 따른 배선층을 형성하기 위한 홀 직경의 증가를 미연에 방지함으로써, 동작 특성의 안정화를 꾀할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 장치는, 주표면을 구비한 반도체 기판과, 상기 반도체 기판의 주표면에 소자 형성 영역을 규정하기 위한 소자 분리 영역과, 상기 반도체 기판의 주표면으로부터 소정의 깊이 위치에서 불순물 농도 피크를 가지며 띠형상으로 설치되는 분리 영역과, 상기 소자 분리 영역을 관통하도록 설치되는 컨택트 홀과, 상기 컨택트 홀의 적어도 하단부 근방에서, 상기 컨택트 홀의 측벽을 덮도록 설치되는, 불산에 에칭되지 않는 내불산 측벽막과, 상기 컨택트 홀의 내부를 충전하도록 설치되는 배선층과, 상기 컨택트 홀의 하단부로부터, 상기 분리 영역에 걸쳐 신장되도록 상기 반도체 기판에 설치되는 불순물 영역을 포함한다.
상술한 바와 같이, 컨택트 홀의 측벽에 불산에 에칭되지 않는 내불산 측벽막을 설치함에 따라, 반도체 장치의 제조 공정 중 불산을 이용한 세정 공정에서도, 내불산 측벽막의 막 두께는 변화하지 않는다. 그 결과, 반도체 장치의 미세화에 따른 컨택트 홀의 홀 직경의 축소화에 효과적이 된다.
또한, 상기 반도체 장치의 바람직한 형태로서, 상기 내불산 측벽막에는 질화막이 이용된다. 더욱 바람직하게는, 상기 불순물 영역은 상기 배선층과 상기 분리 영역을 접속하도록 설치되는 제1 불순물 영역과, 상기 컨택트 홀의 하단부 근방에 설치되어 상기 배선층과 접속하도록 설치되는 제2 불순물 영역을 포함한다.
이와 같이, 컨택트 홀의 하단부 근방에 제2 불순물 영역을 설치함에 따라, 컨택트 홀의 하단부 근방의 반도체 기판의 저항이 낮아지고, 반도체 장치의 동작 특성을 향상시키는 것이 가능해진다.
또한, 상기 반도체 장치의 바람직한 형태로서, 상기 내불산 측벽막은 폴리실리콘막과 비정질 실리콘막 중 어느 하나이다.
이와 같이, 폴리실리콘막 및 비정질 실리콘막은 도전성을 갖기 때문에, 컨택트 홀의 하단으로부터 분리 영역에 도달하는 제1 불순물 영역을 형성할 때에 반도체 기판에 생기는 트랩이 문제가 되는 경우는 없다.
본 발명에 따른 반도체 장치의 제조 방법에서는 이하의 공정을 포함한다. 우선, 주표면을 구비한 반도체 기판에 소자 형성 영역을 규정하기 위한 소자 분리 영역이 형성된다. 그 후, 상기 반도체 기판의 전면에 불순물을 도입하여, 상기 반도체 기판의 주표면으로부터 소정의 깊이 위치에서 불순물 농도 피크를 갖는 띠형상의 분리 영역이 형성된다.
이어서, 상기 소자 분리 영역을 관통하는 컨택트 홀이 형성된다. 그 후, 상기 컨택트 홀의 적어도 하단부 근방에서, 상기 컨택트 홀의 측벽을 덮도록 설치되는, 불산에 에칭되지 않는 내불산 측벽막이 형성된다.
이어서, 상기 컨택트 홀을 이용하여 상기 반도체 기판에 불순물을 도입하여, 상기 컨택트 홀의 하단으로부터 상기 분리 영역에 도달하는 제1 불순물 영역이 형성된다. 그 후, 상기 컨택트 홀의 내부가 불산에 의해 세정된다. 그 후, 상기 컨택트 홀의 내부를 충전하도록 배선층이 형성된다.
상술한 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 불산을 이용한 세정 공정에서도, 내불산 측벽막의 막 두께는 변화하지 않는다. 그 결과, 반도체 장치의 미세화에 따른 컨택트 홀의 홀 직경의 축소화에 효과적이 된다.
또한, 반도체 장치의 제조 방법의 바람직한 형태로서, 상기 내불산 측벽막을 형성하는 공정은, 폴리실리콘막과 비정질 실리콘막 중 어느 한 막으로 수행된다. 이들 막을 이용하는 것에 따라서도, 불산을 이용한 세정 공정에서 내불산 측벽막의 막 두께는 변화하지 않는다. 또한, 이들 막은, 도전성을 갖기 때문에, 컨택트 홀의 하단으로부터 분리 영역에 도달하는 제1 불순물 영역을 형성할 때에 반도체 기판에 생기는 트랩이 문제가 되는 일은 없다.
또한, 상기 발명의 바람직한 형태로서, 상기 불산 측벽막을 형성하는 공정에서는, 질화막이 형성되고, 상기 내불산 측벽막이 상기 컨택트 홀의 측벽에 형성되기 전에, 상기 컨택트 홀을 이용하여 상기 반도체 기판에 불순물을 도입하여 상기 컨택트 홀의 하단부 근방에 제2 불순물 영역이 형성된다. 이와 같이, 질화막을 이용한 경우에도 불산을 이용한 세정 공정에서, 내불산 측벽막의 막 두께는 변화하지 않는다.
또한, 컨택트 홀의 하단으로부터 분리 영역에 도달하는 제1 불순물 영역을 형성할 때에 반도체 기판에 생기는 트랩에 대해서는, 컨택트 홀의 하단부 근방에 제2 불순물 영역이 형성됨에 따라, 문제가 되는 경우는 없다. 또한, 컨택트 홀의 하단부 근방에 제2 불순물 영역을 설치함에 따라, 컨택트 홀의 하단부 근방의 반도체 기판의 저항이 낮아지고, 반도체 장치의 동작 특성을 향상시키는 것이 가능해진다.
도 1은 제1 실시예에 따른 반도체 장치의 구조를 개략적으로 나타낸 단면도.
도 2는 도 1중의 X 선 단면에 따른 불순물 농도의 프로필을 나타낸 도면.
도 3 내지 도 12는 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 제1 내지 제10 공정 단면도.
도 13은 제2 실시예에 따른 반도체 장치의 구조를 개략적으로 나타낸 단면도.
도 14는 제3 실시예에 따른 반도체 장치의 구조를 개략적으로 나타낸 단면도.
도 15는 종래 기술의 반도체 장치의 구조를 개략적으로 나타낸 단면도.
도 16은 도 15중의 X 선 단면에 따른 불순물 농도의 프로필을 나타낸 도면.
도 17 내지 도 25는 종래 기술에서의 반도체 장치의 제조 방법을 설명하기 위한 제1 내지 제9 공정 단면도.
도 26은 종래 기술의 반도체 장치 및 제조 방법의 문제점을 나타낸 모식도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : p 형 실리콘 기판
2 : 소자 분리 산화막
3 : p 형 분리 영역
100 : nMOS
4 : 게이트 산화막
5 : 게이트 전극
6 : n 형 소스/드레인 영역
7 : 산화막
8 : 층간 산화막
9 : 비트선
10 : 층간 산화막
10a : 컨택트 홀
11 : 프레임부착 막
12 : 불순물 영역
200 : 캐패시터
13 : 스토리지 노드(하부 전극)
14 : 캐패시터 유전체막
15 : 셀 플레이트 (상부 전극)
50 : 제2 불순물 영역
51 : 내불산 측벽막
52 : 제1 불순물 영역
53 : 내불산 측벽막
이하, 본 발명에 따른 반도체 장치 및 그 제조 방법의 실시예에 대해 도면을 참조하여 설명한다.
(제1 실시예)
우선, 제1 실시예의 반도체 장치 및 그 제조 방법에 관해 도면을 참조하여 설명한다. 도 1을 참조하면, p 형 실리콘 기판(1)의 주표면에는, 활성 영역을 규정하기 위한 실리콘 산화막등으로 이루어지는 소자 분리 산화막(2)이 설치된다. p 형 실리콘 기판(1)의 주표면으로부터 소정의 깊이의 위치에는, 띠형상의 p 형 분리 영역(3)이 설치된다. 소자 분리 산화막(2)에 의해 규정된 활성 영역에는 nMOS(100)가 형성된다.
nMOS(100)는, 게이트 산화막(4), 게이트 전극(5) 및 1쌍의 n 형 소스/드레인 영역(6)을 구비한다. 1쌍의 n 형 소스/드레인 영역(6)은 게이트 전극(5)을 개재하여 설치된다. 게이트 전극(5)의 상면, 측면, 및 1쌍의 n 형 소스/드레인 영역(6)의 표면은 산화막(7)으로 커버되고, 또한 산화막(7)은 층간 산화막(8)으로 커버된다.
1쌍의 n 형 소스/드레인 영역(6)의 한쪽에는 비트선(9)이 접속된다. 이 비트선(9) 및 층간 산화막(8)은 층간 산화막(10)으로 커버된다.
컨택트 홀(10a)의 하단부 근방의 실리콘 기판(1)에는, p 형 분리 영역(3)에 도달하는 제1 불순물 영역(52)과, 1쌍의 n 형 소스/드레인 영역(6)의 다른 한쪽에 접속하는 제2 불순물 영역(50)이 설치된다. 이 제1 불순물 영역(52)에는, 소자 분리 산화막(2)을 관통하도록 설치된 컨택트 홀(10a)을 통해 배선층으로서의 캐패시터(200)가 접속된다.
여기서, 제1 불순물 영역(52)을 p 형 분리 영역(3)에 도달하도록 형성하는 이유는, p 형 분리 영역(3)과는 역인 n 형의 불순물을 실리콘 기판(1)에 도입함으로써, p 형 분리 영역(3)의 불순물 농도를 감소시키기 위해서이다.
이와 같이, p 형 분리 영역(3)의 불순물 농도를 감소시킴에 따라, 컨택트 홀(10a)의 하단부로부터 p 형 분리 영역(3)에 이르는 X 방향의 전계를 완화할 수가 있다. 그 결과, 스토리지 노드(13)(후술)로부터의 전하의 X 방향으로 빠지는 누설 전류를 저감함으로써, p 형 분리 영역(3)과 n 형 소스/드레인 영역(6)으로 형성되는 pn 접합의 불순물 농도를 저하시키는 것이 가능해진다.
캐패시터(200)는, 제1 불순물 영역(52)에 직접 접속하는 스토리지 노드(하부 전극)(13)와, 캐패시터 유전체막(14)과, 셀 플레이트(상부 전극)(15)를 구비한다. 캐패시터 유전체막(14)과 셀 플레이트(상부 전극)(15)는 층간 산화막(10) 상에 연장되도록 설치된다.
상술된 nMOS(100)와 캐패시터(200)에 의해 DRAM의 메모리 셀이 구성된다.
또한, 컨택트 홀(10a)의 측벽 부분에는, 반도체 장치의 미세화에 따른 컨택트 홀(10a)의 홀 직경의 축소화의 요구를 충족시키기 위해, 질화막등의 절연막으로 이루어지는 불산에 에칭되지 않는 내불산 측벽막(51)이 설치된다.
여기서, 도 1중의 X선 단면에 따른 불순물 농도의 프로필을 도 2에 도시한다. 도 2을 참조하면, 라인 A는 인 등의 n 형 불순물의 농도를 나타내고, 라인 B는 붕소 등의 p 형 불순물의 농도를 나타낸다. 여기서, p 형 분리 영역(3)은, 깊이가 0.55㎛ 이하인 영역이고, 제1 불순물 영역(52)은 깊이가 0.1㎛ 내지 0.55㎛인 영역이고, 제2 불순물 영역(50)은 제1 불순물 영역(52)과 중복되는 영역으로 이루어지며 그 깊이가 0.1㎛ 내지 0.25㎛인 영역이다.
이어서, 상기 구성으로 이루어지는 반도체 장치의 제조 방법에 대해 도 3 내지 도 12를 참조하여 설명한다.
도 3을 참조하면, p 형 실리콘 기판(1)의 주표면에, LOCOS (LOCal Oxidation of Silicon)법 또는 트렌치 분리법을 이용하여 소자 분리 산화막(2)을 형성한다. 그 후, p 형 실리콘 기판(1)의 주표면 전면에 n 형의 불순물을 도입하여, 띠형상의 p 형 분리 영역(3)을 형성한다. p 형 분리 영역(3)의 불순물 농도는, 1 × 1017㎝-3∼ 5 × 1017㎝-3으로 설정된다.
이어서, 도 4에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 소정의 형상을 구비한 게이트 산화막(4) 및 게이트 전극(5)을 형성한다. 이어서, 도 5를 참조하면, 게이트 전극(5)을 마스킹하여, p 형 실리콘 기판(1)의 주표면에 n 형의 불순물을 도입하여, 1쌍의 n 형 소스/드레인 영역(6)을 형성한다. 1쌍의 n 형 소스/드레인 영역(6)의 불순물 농도는, 5 × 1017㎝-3∼ × 1018㎝-3으로 설정된다.
이어서, 도 6을 참조하면, 게이트 전극(5)의 상면, 측면 및 1쌍의 n 형 소스/드레인 영역(6)의 표면을 덮도록 산화막(7)을 형성한다. 또한, 이 산화막(7)을 덮도록 층간 산화막(8)을 형성한다.
이어서, 도 7을 참조하면, 1쌍의 n 형 소스/드레인 영역(6)의 한쪽으로 통하는 컨택트 홀을 산화막(7) 및 층간 산화막(8)에 형성한 후, 1쌍의 n 형 소스/드레인 영역(6)의 한쪽에 접속하는 알루미늄 등의 도전층으로 이루어지는 비트선(9)을 형성한다.
이어서, 도 8을 참조하면, 층간 산화막(8) 및 비트선(9)을 덮도록 층간 산화막(10)을 형성한 후에, 포토리소그래피 기술 및 에칭 기술을 이용하여 층간 산화막(10), 층간 산화막(8), 산화막(7) 및 소자 분리 산화막(2)을 관통하여 실리콘 기판(1)에 통하는 컨택트 홀(10a)을 드라이 에칭에 의해 형성한다. 드라이 에칭은 41mTorr, 1700W, C4F8: 10sccm, CO : 50sccm, Ar : 250sccm, O2: 5sccm의 조건 하에서 행해진다.
이어서, 도 9를 참조하여, 컨택트 홀(10a)을 이용하여, p 형 실리콘 기판(1)에 n 형의 불순물(예를 들면, 인 등)을 도입하여 1쌍의 n 형 소스/드레인 영역(6)의 다른 한쪽에 접속하는 제2 불순물 영역(50)을 형성한다.
또, 이 때의 n 형의 불순물의 도입은 도입 에너지 20keV ∼ 120keV, 도입량 8 × 1012㎝-2∼ 8 × 1013㎝-2의 조건으로 행해진다. 그 결과, 제2 불순물 영역(50)의 불순물 농도는 2 × 1017㎝-3∼ 2 × 1018㎝-3정도가 된다.
이어서, 도 10을 참조하면, 컨택트 홀(10a) 내부를 덮도록 질화막에 의한 내불산 측벽막(51)을 형성한다. 그 후, 도 11을 참조하여, 드라이 에칭에 의해 컨택트 홀(10a)의 바닥부 및 층간 산화막(10) 상의 내불산 측벽막(51)을 제거하여 컨택트 홀(10a)의 측벽 부분에만 내불산 측벽막(51)을 잔존시킨다. 드라이 에칭은 60mTorr, 700 W, CHF3: 50sccm, Ar : 100sccm의 조건 하에서 행해진다.
그 후, 컨택트 홀(10a)의 바닥부에 노출하는 p 형 실리콘 기판(1)의 표면에 형성되는 자연 산화막을 제거하기 위해 불산에 의한 세정을 행한다.
이어서, 도 12를 참조하여 컨택트 홀(10a)을 이용하여, p 형 실리콘 기판(1)에 n 형의 불순물(예를 들면, 인 등)을 도입하여 p 형 분리 영역(3)에 접속하는 제1 불순물 영역(52)을 형성한다.
또, 이 때의 n 형의 불순물의 도입은 도입 에너지 80keV ∼ 180keV, 도입량 8 × 1012㎝-2∼ 8 × 1013㎝-2의 조건으로 행해진다. 그 결과, 제1 불순물 영역(52)의 불순물 농도는 2 × 1017㎝-3∼ 2 × 1018㎝-3정도가 된다.
이어서, 제1 불순물 영역(52)에 직접 접속하는 스토리지 노드(하부 전극)(13)와, 캐패시터 유전체막(14)과, 셀 플레이트(상부 전극)(15)를 형성함으로써, 도 1에 도시된 nMOS(100)와 캐패시터(200)를 구비한 본 실시예에서의 DRAM의 메모리 셀 구조가 완성된다.
이상과 같은, 실시예의 반도체 장치 및 그 제조 방법에 따르면, 불산을 이용한 세정 공정에서 질화막을 이용한 경우에도 내불산 측벽막(51)으로서 질화막을 이용하고 있기 때문에 내불산 측벽막(51)의 막 두께는 변화하지 않는다. 그 결과, DRAM의 리프레시 특성을 향상시키는 것이 가능해진다.
또한, 컨택트 홀(10a)의 하단으로부터 분리 영역(3)에 도달하는 제1 불순물 영역(52)을 형성할 때에 실리콘 기판(1)에 생기는 트랩에 관해서는, 컨택트 홀(10a)의 하단부 근방의 실리콘 기판(1)에 제2 불순물 영역(50)을 형성함으로써 문제가 되는 일은 없다.
또한, 컨택트 홀(10a)의 하단부 근방의 실리콘 기판(1)에 제2 불순물 영역(50)을 설치함에 따라, 컨택트 홀(10a)의 하단부 근방의 실리콘 기판(1)의 저항이 낮아지고, DRAM의 기록 특성을 향상시키는 것이 가능해진다.
(제2 실시예)
이어서, 제2 실시예의 반도체 장치 및 그 제조 방법에 대해 도 13을 참조하여 설명한다.
도 13을 참조하면, 본 실시예에서의 반도체 장치는 상기 제1 실시예의 반도체 장치와 기본적 구조는 동일하다. 따라서, 여기서는 다른점에 관해서만 상술한다. 또한, 제1 실시예의 반도체 장치와 동일 부분에는 동일 부호를 붙인다.
본 실시예의 반도체 장치는, 제1 실시예에서 질화막으로 이루어지는 내불산 측벽막(51) 대신, 컨택트 홀(10a)의 측벽 부분에 폴리실리콘, 비정질 실리콘 등의 도전체막으로 이루어지는 내불산 측벽막(53)이 형성된다.
이 도전체막으로 이루어지는 내불산 측벽막(53)에 의해서도, 불산을 이용한 세정 공정에서 내불산 측벽막(53)의 막 두께는 변화하지 않는다. 그 결과, DRAM의 리프레시 특성을 향상시키는 것이 가능해진다.
또한, 내불산 측벽막(53)은 도전체막으로 이루어지기 때문에, 제 1 실시예에서 설명한 컨택트 홀(10a)의 하단으로부터 분리 영역(3)에 도달하는 제1 불순물 영역(52)을 형성할 때에 실리콘 기판(1)에 생기는 트랩은 문제가 되지 않는다. 그 결과, 본 실시예에서는 컨택트 홀(10a)의 하단부 근방의 실리콘 기판(1)에 제2 불순물 영역(50)을 형성할 필요는 없다.
(제3 실시예)
이어서, 제3 실시예의 반도체 장치에 대해 도 14를 참조하여 설명한다.
도 14를 참조하면, 본 실시예에 따른 반도체 장치는 상기 제1 실시예의 반도체 장치와 기본적 구조가 동일하다. 따라서, 여기서는 다른점에 대해서만 상술한다. 또한, 제1 실시예에서의 반도체 장치와 동일 부분에는 동일 부호를 붙인다.
본 실시예의 반도체 장치는, 제1 실시예에서 질화막으로 이루어지는 내불산 측벽막(51)이, 컨택트 홀(10a)의 측벽 하단 부분 근방에만 형성된다. 여기서, 이 높이가 낮은 내불산 측벽막(51)의 제조는, 제1 실시예의 도 11에 도시된 드라이 에칭 공정에서, 드라이 에칭 조건을 적절하게 선택함으로써 가능해진다.
이상과 같은 제3 실시예의 반도체 장치에서도 제1 실시예와 동일한 작용·효과를 얻을 수 있다.
또, 본 명세서에 개시한 상기 각 실시예는 모든 점에 있어서 예시일 뿐이고 제한적인 것이 아니다. 따라서, 내불산 측벽막으로서, 질화막의 절연체막, 폴리실리콘, 비정질 실리콘의 도전체막을 사용하는 경우에 대해 설명했지만, TEOS 등의 산화막에 비하여 불산에 대한 에칭율이 느린 재료이면 좋고, 그 재료가 절연체의 경우는 제1 실시예와 동일한 구성을 채택하고, 그 재료가 도전체인 경우에는 제2 실시예와 동일한 구성을 채택함으로써, 제1 실시예 및 제2 실시예와 동일한 작용 효과를 얻을 수 있다.
본 발명의 반도체 장치 및 그 제조 방법에 따르면, 불산을 이용한 세정 공정에서 컨택트 홀 내의 내불산 측벽막의 막 두께가 변화하지 않기 때문에, 반도체 장치의 미세화에 따른 컨택트 홀의 홀 직경의 증가를 방지할 수 있고, 반도체 장치의 동작 특성을 향상시킬 수 있다.

Claims (3)

  1. 주표면을 구비한 반도체 기판(1)과,
    상기 반도체 기판(1)의 주표면에 소자 형성 영역을 규정하기 위한 소자 분리 영역(2)과,
    상기 반도체 기판(1)의 주표면으로부터 소정 깊이의 위치에 불순물 농도 피크를 가지며, 띠형상으로 설치되는 분리 영역(3)과,
    상기 소자 분리 영역(2)을 관통하도록 설치되는 컨택트 홀(10a)과,
    상기 컨택트 홀(10a)의 적어도 하단부 근방에서, 상기 컨택트 홀(10a)의 측벽을 덮도록 설치되는, 불산에 에칭되지 않는 내불산 측벽막(51)과,
    상기 컨택트 홀(10a)의 내부를 충전하도록 설치되는 배선층(13)과,
    상기 컨택트 홀(10a)의 하단부로부터, 상기 분리 영역(3)에 걸쳐 연장되도록 상기 반도체 기판(1)에 설치되는 불순물 영역(50, 52)
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 내불산 측벽막(51)은 질화막인 것을 특징으로 하는 반도체 장치.
  3. 주표면을 구비한 반도체 기판(1)에 소자 형성 영역을 규정하기 위한 소자 분리 영역(2)을 형성하는 공정과,
    상기 반도체 기판(1)의 전면에 불순물을 도입하여 상기 반도체 기판(1)의 주표면으로부터 소정 깊이의 위치에 불순물 농도 피크를 갖는 띠형상의 분리 영역(3)을 형성하는 공정과,
    상기 소자 분리 영역(2)을 관통하는 컨택트 홀(10a)을 형성하는 공정과,
    상기 컨택트 홀(10a)의 적어도 하단부 근방에, 상기 컨택트 홀(10a)의 측벽을 덮도록 설치되는, 불산에 에칭되지 않는 내불산 측벽막(51)을 형성하는 공정과,
    상기 컨택트 홀(10a)을 사용하여 상기 반도체 기판(1)에 불순물을 도입하여 상기 컨택트 홀(10a)의 하단으로부터 상기 분리 영역(3)에 도달하는 제1 불순물 영역(52)을 형성하는 공정과,
    상기 컨택트 홀(10a)의 내부를 불산으로 세정하는 공정과,
    상기 컨택트 홀(10a)의 내부를 충전하도록 배선층(13)을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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