DE4442652A1 - Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung - Google Patents
Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen SchaltungsanordnungInfo
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Description
Halbleiterschaltungen in Planartechnik, wie sie heutzutage
hauptsächlich eingesetzt werden, sind einerseits bezüglich
des erreichbaren Integrationsgrades auf einem Chip und ande
rerseits bezüglich der Leistungsfähigkeit eines Systems, das
mehrere miteinander verbundene Chips umfaßt, begrenzt. Zur
Überwindung dieser Beschränkungen ist vorgeschlagen worden,
dreidimensionale Schaltungsanordnungen einzusetzen. Darin
werden mehrere Chipebenen übereinander angeordnet und elek
trisch miteinander verbunden.
Aus Y. Hayashi et al, Symp. VLSI Technol. 1990, Seite 95, ist
bekannt, zur Herstellung einer solchen dreidimensionalen in
tegrierten Schaltungsanordnung zunächst die einzelnen Bauele
menteebenen getrennt voneinander in verschiedenen Substrat
scheiben herzustellen. Diese Substrate werden dann auf wenige
µm gedünnt und fest miteinander verbunden. Zur elektrischen
Verbindung der verschiedenen Bauelementeebenen werden die ge
dünnten Substrate auf der Vorder- und Rückseite mit Kontakten
zur Interchipverbindung versehen. Die gedünnten Scheiben müs
sen daher auf der Vorder- und Rückseite bearbeitet werden.
Rückseitenprozesse sind in der Standardplanartechnik nicht
vorgesehen. In diesem Zusammenhang sind eine Reihe von Hand
lingprobemen ungelöst.
In der älteren deutschen Patentanmeldung P 44 00 985.2 ist
vorgeschlagen worden, zur Herstellung einer dreidimensionalen
Schaltungsanordnung ein erstes Substrat zu dünnen, es auf ein
zweites Substrat zu stapeln und fest mit diesem zu verbinden.
Beide Substrate umfassen Schaltungsstrukturen und Metallisie
rungsebenen. Anschließend werden mindestens ein erstes Kon
taktloch und ein zweites Kontaktloch geöffnet, die auf die
Metallisierungsebene im ersten bzw. zweiten Substrat reichen,
wobei das zweite Kontaktloch das erste Substrat durchquert.
Über eine leitfähige Schicht werden die beiden Metallisie
rungsebenen der beiden Substrate elektrisch miteinander ver
bunden. Das erste Substrat umfaßt mindestens dielektrische
Passivierungsschichten und Substratmaterial, insbesondere Si
lizium. Die Dicke des ersten Substrats, die das zweite Kon
taktloch durchqueren muß, beträgt dabei typischerweise 10 bis
20 µm.
Der Erfindung liegt das Problem zugrunde, ein Verfahren zur
Herstellung eines Kontaktloches auf eine Metallisierungsebene
einer dreidimensionalen Schaltungsanordnung anzugeben, mit
dem auch bei Schichtdicken von 10 bis 20 µm Kontaktlöcher mit
einem Aspektverhältnis von mindestens 5 : 1 realisiert werden
können.
Dieses Problem wird erfindungsgemäß gelöst durch ein Verfah
ren nach Anspruch 1. Weitere Ausgestaltungen der Erfindung
gehen aus den übrigen Ansprüchen hervor.
Die Verwendung von CHF₃ und CF₄ als Ätzgas in einem anisotro
pen Trockenätzprozeß zur Ätzung dieleketrischer Schichten ist
zwar aus der Siliziumprozeßtechnik bekannt. In diesen bekann
ten Verfahren zur Ätzung von Siliziumoxid oder Siliziumnitrid
werden jedoch die Durchflußraten von CHF₃ und CF₄ im Verhält
nis CHF₃ : CHF₄ typischerweise zwischen 5 : 1 und 6 : 1 einge
stellt. Bei diesen bekannten Ätzverfahren ist beobachtet
worden, daß es bei Erreichen einer Ätztiefe von etwa 2 µm zu
einer Verringerung der Ätzrate und schließlich zum vollstän
digen Stopp der Ätzung kommt. Mit zunehmender Prozeßdauer
vergrößert sich die Ätztiefe dann nicht mehr, es kommt dage
gen zu einer Verbreiterung der geätzten Struktur. Die be
kannten Prozesse werden im Druckbereich von 100 bis 500 mTorr
durchgeführt.
Beim anisotropen Ätzen mit CHF₃ besteht eine große Selektivi
tät zu Photolack. Die Ätzraten sind eher gering. Bei der At
zung kommt es zu einer Polymerbildung, die zu einem Polymer
niederschlag im Bereich der Ätzstruktur führt. In den bekann
ten Verfahren wird der anisotropen Ätzung mit CHF₃ CF₄ zuge
setzt, um die Ätzraten zu erhöhen. Durch den Zusatz von CF₄
kommt es jedoch zu einem vermehrten Photolackabtrag, so daß
die Selektivität zu Photolack schließlich verlorengeht.
Die Erfindung macht sich die überraschende Entdeckung zunut
ze, daß beim anisotropen Ätzen mit CHF₃ und CF₄, wobei die
Durchflußraten von CHF₃ und CF₄ in etwa gleich sind, keine
Abnahme der Ätzrate mit der Prozeßdauer bei der Erzeugung von
Löchern in SiO₂ mit Tiefen über 5 µm beobachtet wird. Gleich
zeitig ist die Selektivität der Ätzung zu Photolack akzepta
bel. Bei Verwendung von Photolack mit der Bezeichnung TSMR
8900 beträgt die Selektivität zum Photolack etwa 4 : 1. Bei
diesem Ätzverfahren werden vergleichbare Ätzraten für Silizi
umnitrid und Siliziumoxid beobachtet. Die Selektivität der
Ätzung zu einkristallinem Silizium beträgt mehr als 10 : 1, ty
pisch 12 : 1.
Ferner wurde überraschenderweise festgestellt, daß beim ani
sotropen Trockenätzen mit CHF₃ und CF₄, wobei die Durchfluß
raten beider Reaktionsgase in etwa gleich sind, nach dem
Durchätzen einer auf einkristallinem Silizium angeordneten
Schicht, das heißt, wenn Silizium am Boden der Ätzstruktur
freiliegt, ein Überätzen, das heißt ein Fortsetzen der Ätz
dauer, weder zu einer vermehrten Polymerbildung am Boden der
Ätzstruktur noch zu lateralem Anätzen der dielektrischen
Schicht führt.
Diese überraschenden Entdeckungen werden in dem erfindungsge
mäßen Verfahren zur Herstellung eines Kontaktloches auf eine
Metallisierungsebene einer dreidimensionalen Schaltungsan
ordnung genutzt. Die Metallisierungsebene ist mindestens von
einer einkristallinen Siliziumschicht und einer darüber ange
ordneten dielektrischen Schicht bedeckt. Typische Dicken für
derartige Siliziumschichten betragen 5 bis 10 µm, typische
Dicke für derartige dielektrischen Schichten betragen im Fall
einer Dreilagenmetallisierung 4 bis 6 µm. Der Durchmesser des
Kontaktloches beträgt typisch 1 bis 2 µm.
Erfindungsgemäß wird auf die Oberfläche der dielektrischen
Schicht eine Photolackmaske aufgebracht. In einem ersten Ätz
schritt wird mittels anisotropem Trockenätzen mit einem CHF₃
und CF₄ enthaltenden Prozeßgas die dielektrische Schicht
durchätzt und die Oberfläche der Siliziumschicht freigelegt.
Dabei werden die Durchflußraten von CHF₃ und CF₄ in etwa
gleich eingestellt, das heißt, das Verhältnis CHF₃ : CF₄ wird
auf 1 : (1±0,3) eingestellt. Die Selektivität in diesem er
sten Ätzschritt zu einkristallinem Silizium beträgt mehr als
10 : 1, typisch 12 : 1. Die Inhomogenität in diesem ersten Ätz
schritt beträgt weniger als ± 5 Prozent. Dadurch sind
Überätzdauern von unter 20 Prozent, vorzugsweise 10 bis 20
Prozent ausreichend, um bei der gleichzeitigen Herstellung
mehrerer dreidimensionaler Schaltungsanordnungen, die auf
einer Scheibe mit 150 mm Durchmesser angeordnet sind, sicher
zustellen, daß die Oberfläche der einkristallinen Silizium
schicht in allen Kontaktlöchern freigelegt ist. Zum Ver
gleich: bei bekannten SiO₂-Ätzprozessen sind beim Ätzen von
Schichten mit Dicken unter 1 µm Überätzdauern von 40 Prozent
erforderlich.
Nach Entfernen der Photolackmaske wird ein zweiter Ätzschritt
durchgeführt, bei dem in die einkristalline Siliziumschicht
geätzt wird. Das Entfernen der Photolackmaske erfolgt übli
cherweise durch Veraschen des Photolacks. Der zweite Ätz
schritt wird mittels anisotropen Trockenätzen durchgeführt.
Er wird vorzugsweise mit magnetfeldunterstütztem Ionenätzen
mit einem HBr, He/O₂ und NF₃ enthaltenden Prozeßgas durchge
führt.
Anschließend werden Seitenwandpassivierungsfilme, die oxidar
tig sind und bei der Siliziumätzung im zweiten Ätzschritt
entstehen, in einem HF-Dip entfernt. Dabei werden die Flanken
der dielektrischen Mehrfachschicht freigelegt. Die die
lektrische Mehrfachschicht umfaßt typischerweise neben TEOS-
SiO₂-Schichten, thermischen SiO₂-Schichten Zwischenoxid
schichten aus Borphosphorsilikatglas und CVD-SiO₂-Schichten
und CVD-Siliziumnitridschichten. Bei dem HF-Dip kann es zu
einem lateralen Angriff auf diese Schichten, insbesondere die
Zwischenoxidschicht aus Borphosphorsilikatglas kommen. In
diesem Fall ist es vorteilhaft, nach dem Entfernen der Photo
lackmaske die freiliegenden Flanken der dielektrischen Mehr
fachschicht mit ersten Spacern aus isolierendem Material zu
versehen. Nach dem zweiten Ätzschritt werden zweite Spacer
aus isolierendem Material gebildet, die die ersten Spacer und
die freiliegenden Flanken der Siliziumschicht bedecken. Die
zweiten Spacer stellen eine Isolation der Wände des Kontakt
loches sicher.
Die ersten Spacer und die zweiten Spacer werden vorzugsweise
durch konforme Abscheidung jeweils einer SiO₂-Schicht in ei
nem Ozon-TEOS-CVD-Verfahren und anschließendes anisotropes
Rückätzen mit CHF₃, CF₄, Ar hergestellt. Bei der Spacer-Ätzung
betragen die Ätzdauern typisch 1 Minute. Dieses Verfah
ren ist auch zur Spacerbildung an Wänden von Kontaktlöchern
mit Aspektverhältnissen (das heißt Tiefe zu Durchmesser) von
mehr als 5 : 1 geeignet.
Im folgenden wird die Erfindung anhand der Figuren und der
Ausführungsbeispiele näher erläutert.
Fig. 1 zeigt einen Ausschnitt aus einer dreidimensionalen
Schaltungsanordnung mit einer Metallisierungsebene,
einer darüber angeordneten Siliziumschicht und einer
darüber angeordneten dielektrischen Mehrfachschicht
nach einem ersten Ätzschritt, bei dem die Oberfläche
der Siliziumschicht freigelegt wurde.
Fig. 2 zeigt die dreidimensionale Schaltungsanordnung nach
einem zweiten Ätzschritt, bei dem das Kontaktloch bis
auf die Metallisierungsebene geöffnet wird.
Fig. 3 zeigt einen Ausschnitt aus einer dreidimensionalen
Schaltungsanordnung mit einer Metallisierungsebene,
einer einkristallinen Siliziumschicht und einer die
lektrischen Mehrfachschicht nach einem ersten Ätz
schritt, bei dem die Oberfläche der Siliziumschicht
freigelegt wurde.
Fig. 4 zeigt die dreidimensionale Schaltungsanordnung nach
einem zweiten Ätzschritt, bei dem die Oberfläche der
Metallisierungsebene freigelegt wird und nach Bildung
von zweiten isolierenden Spacern, die die Wände des
Kontaktloches isolieren.
Eine dreidimensionale Schaltungsanordnung umfaßt eine Metal
lisierungsebene 11, eine darauf angeordnete einkristalline
Siliziumschicht 12 und eine darauf angeordnete dielektrische
Mehrfachschicht 13 (siehe Fig. 1). Die Metallisierungsebene
11 besteht zum Beispiel aus einer 1 µm dicken Schicht aus ei
ner Legierung aus Aluminium, Kupfer und Silizium, die zwi
schen einer Doppelschicht aus 50 nm Titan und 100 nm Titanni
trid und einer Schicht aus 100 nm Titannitrid angeordnet ist,
und weist eine Dicke von insgesamt etwa 1,3 µm auf. Die ein
kristalline Siliziumschicht 12 weist eine Dicke von 5 bis 20
µm, vorzugsweise 5 bis 10 µm auf.
Die dielektrische Mehrfachschicht 13 ist zum Beispiel zusam
mengesetzt aus einer Feldoxidschicht 131 aus thermischem Oxid
mit einer Dicke von 850 nm, einer TEOS-CVD-SiO₂-Schicht 132
mit einer Dicke von 50 nm, einer Zwischenoxidschicht 133 aus
Borphosphorsilikatglas mit einer Dicke von 800 nm, einer er
sten Intermetalloxidschicht 134, einer zweiten Intermetall
oxidschicht 135, einer dritten Intermetalloxidschicht 136,
einer vierten Intermetalloxidschicht 137, einer SiO₂-Schicht
138 sowie einer Siliziumnitridschicht 139 zusammengesetzt.
Die Intermetalloxidschichten 134, 135, 136, 137 sind aus
TEOS-CVD-SiO₂ gebildet und weisen eine Dicke von jeweils 700
nm auf. Die SiO₂-Schicht 138, die durch CVD-Abscheidung in
einer Dicke von 300 nm gebildet ist und die Siliziumnitrid
schicht 139, die durch CVD-Abscheidung in einer Dicke von 550
nm gebildet ist, bilden gemeinsam eine Passivierung. Die die
lektrische Mehrfachschicht 13 weist damit eine Gesamtdicke
von 5350 nm auf.
Auf die Oberfläche der dielektrischen Mehrfachschicht 13 wird
eine Photolackmaske 14 aufgebracht. Die Photolackmaske 14
weist eine Dicke von 2 µm auf. Sie wird aus dem Photolack mit
der Bezeichnung TSMR 8900 gebildet.
In einem ersten Ätzschritt wird die dielektrische Mehrfach
schicht 13 strukturiert. Dabei wirkt die Photolackmaske 14
als Ätzmaske. Der erste Ätzschritt wird als Magnetfeld unter
stütztes reaktives Ionenätzen (MERIE) durchgeführt. Der erste
Ätzschritt wird zum Beispiel in einem Ätzreaktor vom Typ
P5000 von der Firma Applied Materials durchgeführt. Dieser
Ätzreaktor weist zwei gekreuzte Paare von Helmholtzspulen
auf, die so angesteuert werden, daß das magnetische Feld in
der Scheibenebene kreist. In dem Ätzreaktor wird ein Druck
von 70 mTorr (9,1 Pa) eingestellt. Als Ätzgase wird ein Ge
misch aus CHF₃, CF₄ und Ar verwendet. Die Durchflußrate für
CHF₃ beträgt 18 sccm, für CF₄ 17 sccm und für Ar 80 sccm. Die
Einheit sccm wird verwendet für Kubikzentimeter pro Minute
bei Standardbedingungen. Es wird ein Magnetfeld von 60 Gauß
angelegt. Es wird eine RF-Leistung mit 13,56 MHz von 700 W
eingekoppelt. Am Scheibenhalter, der mit der Hochfrequenz
leistung beaufschlagt wird, wird eine Temperatur von 20°C, an
der Reaktorwand von 60°C eingestellt.
Mit einer mittleren Ätzrate von etwa 400 nm/Minute wird die
dielektrische Mehrfachschicht 13 geätzt. Die Selektivität zur
Photolackmaske 14 beträgt dabei 4 : 1. Die Selektivität im er
sten Ätzschritt zu einkristallinem Silizium beträgt 12 : 1. Der
erste Ätzschritt weist eine Inhomogenität von unter ± 5 Pro
zent auf und die Ätzdauer wird um etwa 15 Prozent überzogen.
Mit diesen Parametern wird die dielektrische Mehrfachschicht
13 durchätzt, bis die Oberfläche der Siliziumschicht 12 frei
liegt. Dabei wird ein Kontaktloch 15 geöffnet, das einen
Durchmesser von etwa 1,4 µm aufweist. Anschließend wird die
Photolackmaske 14 zum Beispiel Veraschen entfernt.
Es folgt ein zweiter Ätzschritt, bei dem die SiO₂-Schicht 138
und die Siliziumnitridschicht 139 als Maske wirken (siehe
Fig. 2). Soll beim zweiten Ätzschritt sehr tief, typisch tie
fer als 5 µm ins Silizium geätzt werden, kann die Maske über
der Siliziumnitridschicht 139 eine weitere SiO₂-Schicht um
fassen. Der zweite Ätzschritt wird ebenfalls durch Magnetfeld
unterstütztes rekatives Ionenätzen (MERIE) durchgeführt. Auch
der zweite Ätzschritt wird in einem Ätzreaktor vom Typ P5000
von der Firma Applied Materials durchgeführt. Als Ätzgase
werden HBr, He/O₂, NF₃ verwendet. Dabei werden folgende Pro
zeßparameter eingestellt:
Durchflußraten:
HBr: 30 bis 60 sccm, vorzugsweise 45 sccm
He/O₂: 10 bis 50 sccm, vorzugsweise 30 sccm, mit 2 bis 5 Prozent O₂ in He
NF₃: 1 bis 6 sccm, vorzugsweise 2 sccm
Magnetfeld: 0 bis 100 Gauß, vorzugsweise 65 Gauß
RF-Leistung (13,56 MHz): 350 bis 700 Watt, vorzugsweise 500 Watt
Temperatur: Reaktorwand: 50 bis 90°C, vorzugsweise 65°C
Scheibenhalter: 5 bis 25°C, vorzugsweise 17°C
Druck: 80 bis 140 mTorr, vorzugsweise 100 mTorr.
Durchflußraten:
HBr: 30 bis 60 sccm, vorzugsweise 45 sccm
He/O₂: 10 bis 50 sccm, vorzugsweise 30 sccm, mit 2 bis 5 Prozent O₂ in He
NF₃: 1 bis 6 sccm, vorzugsweise 2 sccm
Magnetfeld: 0 bis 100 Gauß, vorzugsweise 65 Gauß
RF-Leistung (13,56 MHz): 350 bis 700 Watt, vorzugsweise 500 Watt
Temperatur: Reaktorwand: 50 bis 90°C, vorzugsweise 65°C
Scheibenhalter: 5 bis 25°C, vorzugsweise 17°C
Druck: 80 bis 140 mTorr, vorzugsweise 100 mTorr.
Diese Siliziumätzung erfolgt selektiv zu Siliziumnitrid und
SiO₂. Es wird eine Selektivität von 30 : 1 beobachtet.
Der zweite Ätzschritt wird solange durchgeführt, bis das auf
die Oberfläche der Metallisierungsebene 11 reichendes Kon
taktloch 15 fertiggestellt ist.
In einem zweiten Ausführungsbeispiel umfaßt eine dreidimen
sionale Schaltungsanordnung eine Metallisierungsebene 21, ei
ne einkristalline Siliziumschicht 22 und eine dielektrische
Mehrfachschicht 23 (siehe Fig. 3). Die dielektrische Mehr
fachschicht 23 umfaßt zum Beispiel sämtliche Intermetalldie
lektrika-Passivierungsschichten einer Dreilagenmetallisie
rung. Insbesondere umfaßt sie eine Feldoxidschicht 232, eine
TEOS-CVD-SiO₂-Schicht 232, eine Zwischenoxidschicht 233, eine
erste Intermetalloxidschicht 234, eine zweite Intermetal
loxidschicht 235, eine dritte Intermetalloxidschicht 236,
eine vierte Intermetalloxidschicht 237, eine CVD-SiO₂-Schicht
238 sowie eine Siliziumnitridschicht 239. Diese Schichten
sind bezüglich ihrer Dicken und ihres Materials aufgebaut wie
die dielektrischen Schichten der dielektrischen Mehr
fachschicht 13 im ersten Ausführungsbeispiel. Die dielektri
sche Mehrfachschicht 23 weist eine Gesamtdicke von etwa 5350
nm auf. Die Siliziumschicht 22 weist eine Dicke von etwa 50
bis 10 µm auf.
Auf der Oberfläche der dielektrischen Mehrfachschicht 23 wird
eine Photolackmaske 24 aus Photolack vom Typ TSMR 8900 mit
einer 2 µm-Lacktechnik erzeugt. In einem ersten Ätzschritt
wird die dielektrische Mehrfachschicht 23 selektiv zu einkri
stallinem Silizium strukturiert.
Dieses erfolgt wie im ersten Ausführungsbeispiel mit Magnet
feld unterstütztem reaktivem Ionenätzen in einem Ätzreaktor
vom Typ P5000 der Firma Applied Materials unter Verwendung
eines Prozeßgases das neben Ar CHF₃ und CF₄ umfaßt. Dabei
werden folgende Prozeßparameter eingehalten:
Durchfluß von CHF₃: 18 sccm
Durchfluß von CF₄: 17 sccm
Durchfluß von Ar: 80 sccm
Magnetfeld: 60 Gauß
Druck: 70 mTorr (9,1 Pa)
RF-Leistung (13,56 MHz): 700 Watt
Temperaturen: am Scheibenhalter: 20°C,
an der Reaktorwand: 60°C.
Durchfluß von CHF₃: 18 sccm
Durchfluß von CF₄: 17 sccm
Durchfluß von Ar: 80 sccm
Magnetfeld: 60 Gauß
Druck: 70 mTorr (9,1 Pa)
RF-Leistung (13,56 MHz): 700 Watt
Temperaturen: am Scheibenhalter: 20°C,
an der Reaktorwand: 60°C.
Der erste Ätzschritt wird fortgeführt, bis die Oberfläche der
Siliziumschicht 22 freiliegt. Dabei wird ein Kontaktloch 25
geöffnet, das einen Durchmesser von etwa 1,4 µm aufweist.
Nach Entfernen der Photolackmaske 24 durch Veraschen des Pho
tolacks werden anschließend an freiliegenden Flanken der die
lektrischen Mehrfachschicht 23 erste Spacer 26 aus SiO₂ ge
bildet (siehe Fig. 4). Dazu wird ganzflächig eine SiO₂-
Schicht mit konformer Kantenbedeckung abgeschieden. Die SiO₂-
Schicht wird vorzugsweise in einem Ozon-TEOS-CVD-Verfahren
abgeschieden, wie es in K. Maeda et al, Solid State
Technology, June 1993, Seite 83 ff beschrieben ist. Dieser
Veröffentlichung können auch Prozeßparameter entnommen wer
den.
Diese SiO₂-Schicht wird anschließend in einem anisotropen
Trockenätzverfahren, zum Beispiel mit CHF₃, CF₄, Ar rückge
ätzt, wobei waagerechte Teile der SiO₂-Schicht vollständig
entfernt werden. Dieses Trockenätzverfahren wird mit den Pro
zeßparametern für den ersten Ätzschritt und einer Ätzdauer
von typisch einer Minute durchgeführt. Dabei wird die Ober
fläche der Siliziumnitridschicht 239 und im Kontaktloch 25
der Siliziumschicht 22 freigelegt. An den Flanken der die
lektrischen Mehrfachschicht 23 verbleiben die Spacer 26 aus
SiO₂.
Anschließend wird ein zweiter Ätzschritt zur Ätzung der Sili
ziumschicht 22 durchgeführt. Dabei wirken die CVD-SiO₂-
Schicht 238 und die Siliziumnitridschicht 239 der struktu
rierten dielektrischen Mehrfachschicht als Maske. Bei großen
Ätztiefen im zweiten Ätzschritt, typisch größer 5 µm, kann
die Maske durch eine weitere CVD-SiO₂-Schicht verstärkt sein.
Es wird wie im ersten Ausführungsbeispiel Magnetfeld unter
stütztes reaktives Ionenätzen mit HBr, He/O₂, NF₃ als Pro
zeßgas durchgeführt. Dabei werden dieselben Prozeßparameter,
wie im ersten Ausführungsbeispiel für den zweiten Ätzschritt
angegeben, eingehalten.
Der zweite Ätzschritt wird durchgeführt, bis die Oberfläche
der Metallisierungsebene 21 freigelegt ist. In einem HF-Dip
werden Seitenwandpassivierungsschichten, die im zweiten Ätz
schritt entstehen, entfernt. Die ersten Spacer 26 verhindern
bei dem HF-Dip laterale Anätzungen der dielektrischen Mehr
fachschicht 23, insbesondere der Zwischenoxidschicht 233 aus
Borphosphorsilikatglas.
Außerdem haben die ersten Spacer 26 den überraschenden Ef
fekt, daß eine Inhomogenität der Kontaktlochweite im Silizium
vermieden wird. Derartige Inhomogenitäten, die zu Ausbauchun
gen der Kontaktlochwände im Bereich der Siliziumschicht
führen, wenn der zweite Ätzschritte ohne die ersten Spacer
durchgeführt werden, werden hier nicht beobachtet. Dieser Ef
fekt tritt bei verschiedenen Ätztiefen im zweiten Ätzschritt
reproduzierbar auf, sofern die Flanken der dielektrischen
Mehrfachschicht im Bereich des Kontaktloches vor dem zweiten
Ätzschritt mit den ersten Spacern versehen werden. Durch Ein
führung der ersten Spacer 26 werden vertikale Wände des Kon
taktloches im Bereich der Siliziumschicht erzielt. Dadurch
wird die weitere Prozeßführung vereinfacht.
Zur Isolierung der Wände des Kontaktloches 25, das nach dem
zweiten Ätzschritt bis auf die Oberfläche der Metallisie
rungsebene 21 reicht, werden schließlich zweite Spacer 27 aus
SiO₂ hergestellt, die die ersten Spacer 26 und die Flanken
der Siliziumschicht 22 bedecken. Zur Herstellung der zweiten
Spacer 27 wird in einem Ozon-TEOS-DVD-Verfahren eine SiO₂-
Schicht mit konformer Kantenbedeckung abgeschieden und durch
CHF₃, CF₄, Ar anisotrop rückgeätzt, wie bei der Bildung der
ersten Spacer 26.
Das erfindungsgemäße Verfahren zur Herstellung eines Kontakt
loches ist auch anwendbar für dreidimensionale Schaltungsan
ordnungen, bei denen oberhalb der Metallisierungsebene außer
der Siliziumschicht und der dielektrischen Mehrfachschicht
zusätzliche Schichten angeordnet sind. Diese zusätzlichen
Schichten müssen dann in weiteren Ätzschritten mit angepaßten
Trockenätzverfahren entfernt werden.
Claims (8)
1. Verfahren zur Herstellung eines Kontaktloches auf eine Me
tallisierungsebene einer dreidimensionalen Schaltungsanord
nung,
- - bei dem in der dreidimensionalen Schaltungsanordnung ober halb der Metallisierungsebene (11) mindestens eine Silizi umschicht (12) aus monokristallinem Silizium und darüber eine dielektrische Mehrfachschicht (13), die Schichten aus Siliziumoxid und Siliziumnitrid umfaßt, angeordnet ist,
- - bei dem auf der Oberfläche der dielektrischen Mehrfach schicht (13) eine Photolackmaske (14) erzeugt wird,
- - bei dem in einem ersten Ätzschritt mit einem anisotropen Trockenätzverfahren unter Verwendung eines CHF₃ und CF₄ enthaltenden Prozeßgases die dielektrische Mehrfachschicht (13) durchätzt und die Oberfläche der Siliziumschicht (12) freigelegt wird, wobei die Durchflußraten von CHF₃ und CF₄ im Verhältnis CHF₃ : CF₄ zwischen 1 : 0,7 und 1 : 1,3 eingestellt werden,
- - bei dem nach Entfernen der Photolackmaske (14) in einem zweiten Ätzschritt mit einem anisotropen Trockenätzverfah ren die Siliziumschicht (12) durchätzt wird, wobei die strukturierte dielektrische Mehrfachschicht (13) als Ätz maske verwendet wird.
2. Verfahren nach Anspruch 1,
- - bei dem die dielektrische Mehrfachschicht (13) eine Dicke im Bereich zwischen 3 µm und 10 µm und die Siliziumschicht (12) eine Dicke zwischen 5 µm und 30 µm aufweist,
- - bei dem das Kontaktloch (15) einen Durchmesser zwischen 1,4 µm und 5 µm aufweist.
3. Verfahren nach Anspruch 1 oder 2,
bei dem der erste Ätzschritt durch Magnetfeld unterstütztes
reaktiven Ionenätzen durchgeführt wird.
4. Verfahren nach Anspruch 3,
- - bei dem der erste Ätzschritt in einem Ätzreaktor durchge führt wird, der einen mit einer RF-Leistung beaufschlagba ren Scheibenhalter und eine diesem gegenüber angeordnete geerdete Elektrode umfaßt und der Mittel zur Erzeugung ei nes Magnetfeldes umfaßt, das ein zwischen dem Scheibenhal ter und der geerdeten Elektrode brennendes Plasma im Be reich des Scheibenhalters verdichtet,
- - bei dem das Prozeßgas neben CHF₃ und CF₄ Ar umfaßt, wobei die Durchflußraten von CHF₃ im Bereich (18 ± 3) sscm, von CF4 (17 ± 3) sccm und Ar (80 ± 30) sccm eingestellt wer den,
- - bei dem im Ätzreaktor ein Druck von (9,1 ± 2,7) Pa (70 mTorr ± 20 mTorr) und ein Magnetfeld von (60 ± 20) Gauß eingestellt wird,
- - bei dem der Scheibenhalter mit einer RF-Leistung im Bereich von (700 ± 70) Watt und einer Frequenz von 13,56 MHz be aufschlagt wird,
- - bei dem die Temperatur am Scheibenhalter auf (20 ± 5)°C und an der Wand des Ätzreaktors auf (60 ± 10)°C einge stellt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4,
bei dem der erste Ätzschritt um 15 bis 20 Prozent überzogen
wird.
6. Verfahren nach einem der Ansprüche 1 bis 5,
bei dem der zweite Ätzschritt durch Magnetfeld unterstütztes
reaktives Ionenätzen durchgeführt wird, wobei als Ätzgas min
destens eines der Gase HBr, He/O₂, NF₃, SiF₄ verwendet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6,
- - bei dem nach Entfernen der Photolackmaske (24) an den im ersten Ätzschritt freigelegten Flanken der dielektrischen Mehrfachschicht (23) erste Spacer (26) aus isolierendem Ma terial erzeugt werden,
- - bei dem nach dem zweiten Ätzschritt zweite Spacer (27) aus isolierendem Material erzeugt werden, die die ersten Spacer (26) und die im zweiten Ätzschritt freigelegten Flanken der Siliziumschicht (22) bedecken.
8. Verfahren nach Anspruch 7,
bei dem zur Bildung der ersten Spacer (26) und der zweiten
Spacer (27) jeweils eine SiO₂-Schicht mit konformer Kantenbe
deckung in einem Ozon-TEOS-CVD-Verfahren abgeschieden wird,
die durch anisotropes Trockenätzen rückgeätzt wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19944442652 DE4442652A1 (de) | 1994-11-30 | 1994-11-30 | Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19944442652 DE4442652A1 (de) | 1994-11-30 | 1994-11-30 | Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4442652A1 true DE4442652A1 (de) | 1996-01-25 |
Family
ID=6534562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19944442652 Withdrawn DE4442652A1 (de) | 1994-11-30 | 1994-11-30 | Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4442652A1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004042771A2 (en) * | 2002-10-31 | 2004-05-21 | Applied Materials, Inc. | Method of etching a silicon-containing dielectric material |
US6765251B2 (en) | 1998-08-06 | 2004-07-20 | Renesas Technology Corp. | Semiconductor device having interconnection structure |
CN105390387A (zh) * | 2014-08-29 | 2016-03-09 | 东京毅力科创株式会社 | 蚀刻方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4902637A (en) * | 1986-03-03 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a three-dimensional type semiconductor device |
US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
EP0387098A2 (de) * | 1989-03-10 | 1990-09-12 | Fujitsu Limited | Verfahren zum Herstellen einer Multischichtenverbindungsstruktur |
DE4018437A1 (de) * | 1989-12-29 | 1991-07-11 | Samsung Electronics Co Ltd | Verfahren zur bildung einer oeffnung in einer halbleitervorrichtung |
DE4314360A1 (de) * | 1992-05-07 | 1993-11-11 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
DE4400985C1 (de) * | 1994-01-14 | 1995-05-11 | Siemens Ag | Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung |
-
1994
- 1994-11-30 DE DE19944442652 patent/DE4442652A1/de not_active Withdrawn
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4902637A (en) * | 1986-03-03 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a three-dimensional type semiconductor device |
US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
EP0387098A2 (de) * | 1989-03-10 | 1990-09-12 | Fujitsu Limited | Verfahren zum Herstellen einer Multischichtenverbindungsstruktur |
DE4018437A1 (de) * | 1989-12-29 | 1991-07-11 | Samsung Electronics Co Ltd | Verfahren zur bildung einer oeffnung in einer halbleitervorrichtung |
DE4314360A1 (de) * | 1992-05-07 | 1993-11-11 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
DE4400985C1 (de) * | 1994-01-14 | 1995-05-11 | Siemens Ag | Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung |
Non-Patent Citations (7)
Title |
---|
JOUBERT, O. et.al.: Fluorcarbon high density plasma. VI. Reactive ion etching... In: J.Vac. Sci.Technol. A 12 (3), May/Jun 1994, pp. 665-670 * |
JP 6-232162 (A). Derwent Datenbankabstract, STN, file WPIDS, AN 94-306214 * |
MAYUMI, S. et.al.: Contact failures due to Poly- mer Films Formed During Via-Hole Etching. In: Jap.J. Applied Physics, Vol. 29, No. 4, April 1990, pp. L 559-L 562 * |
OEHRLEIN, G.S. et.al.: Fluorcarbon high-density plasmas. II. Silicon dioxide and silicon etching using CF¶4¶ and CHF¶3¶. In: J.Vac.Sci.Technol. A 12 (2), Mar/Apr. 1994, pp. 333-344 * |
OYAMA, K., et.al.: High Density Dud-Active-Device- * |
RILEY, P.E. et.al.: Examination of Fluorcarbon- based plasmas ... In: J.Vac.Sci.Technol. B 7 (1), Jan./Feb. 1989, pp. 24-34 * |
YEOM, Geun Young and KUSHNER, M.J.: Si/SiO2 etch properties using CF¶4¶ and CHF¶3¶ .... In: Appl. Phys.Lett. 56 (9), 26.2.1990, pp. 857-859 * |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6765251B2 (en) | 1998-08-06 | 2004-07-20 | Renesas Technology Corp. | Semiconductor device having interconnection structure |
WO2004042771A2 (en) * | 2002-10-31 | 2004-05-21 | Applied Materials, Inc. | Method of etching a silicon-containing dielectric material |
WO2004042771A3 (en) * | 2002-10-31 | 2004-08-19 | Applied Materials Inc | Method of etching a silicon-containing dielectric material |
US7504338B2 (en) | 2002-10-31 | 2009-03-17 | Applied Materials, Inc. | Method of pattern etching a silicon-containing hard mask |
CN105390387A (zh) * | 2014-08-29 | 2016-03-09 | 东京毅力科创株式会社 | 蚀刻方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAV | Applicant agreed to the publication of the unexamined application as to paragraph 31 lit. 2 z1 | ||
OP8 | Request for examination as to paragraph 44 patent law | ||
8130 | Withdrawal |