CN105390387A - 蚀刻方法 - Google Patents

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Abstract

本发明提供对具有通过交替设置氧化硅膜和氮化硅膜而构成的多层膜的第一区域和具有单层的氧化硅膜的第二区域进行蚀刻的方法。一实施方式的方法包括:在收纳有被处理体的处理容器内生成包含氢氟烃气体的第一处理气体的等离子体的步骤;和在该处理容器内生成包含碳氟化合物气体的第二处理气体的等离子体的步骤。在该方法中,交替反复进行生成第一处理气体的等离子体的步骤和生成第二处理气体的等离子体的步骤。

Description

蚀刻方法
技术领域
本发明的实施方式涉及蚀刻方法,特别涉及对具有通过交替设置氧化硅膜和氮化硅膜而构成的多层膜的第一区域和具有单层的氧化硅膜的第二区域两者进行蚀刻的方法。
背景技术
作为半导体装置的一种,已知有具有三维构造的NAND型闪存器件。在具有三维构造的NAND型闪存器件的制造中实施以下步骤:进行通过交替设置氧化硅膜和氮化硅膜而构成的多层膜的蚀刻,而在该多层膜形成深孔。针对这样的蚀刻,在下述的专利文献1中有记载。
具体而言,专利文献1中记载有通过将在多层膜上具有掩模的被处理体暴露于处理气体的等离子体中来进行该多层膜的蚀刻的方法。
但是,在作为蚀刻的对象的被处理体存在包括通过交替设置氧化硅膜和氮化硅膜而构成的多层膜的第一区域和具有单层的氧化硅膜的第二区域的部分。对这样的被处理体进行蚀刻,而实现在第一区域和第二区域两者形成孔那样的空间。作为能够蚀刻上述第一区域和第二区域两者的处理气体,例示有包含氢氟烃气体的处理气体。
现有技术文献
专利文献
专利文献1:美国专利申请公开第2013/0059450号说明书
发明内容
发明要解决的课题
在对上述第一区域和第二区域两者进行的蚀刻中,期望在第一区域形成的空间的深度与在第二区域形成的空间的深度的差异小。但是,利用包含氢氟烃气体的处理气体的等离子体对第一区域和第二区域两者进行蚀刻时,与在第一区域形成的空间的深度相比,在第二区域形成的空间的深度变小。
此外,还期望在第一区域和第二区域两者形成的空间的宽度小。作为对此的解决对策,通常缩窄掩模的开口宽度,或者在处理气体中包含甲烷气体等沉积性的气体。根据这样的解决对策,空间的宽度变小。但是,空间没有垂直地形成,能够形成相对于该空间的深度方向在水平方向上缩紧的形状。即,在空间的垂直性上有改善的余地。
因而,期望使利用对具有通过交替设置氧化硅膜和氮化硅膜而构成的多层膜的第一区域和具有单层的氧化硅膜的第二区域两者进行的蚀刻而形成的空间的深度的差异降低,且改善该空间的垂直性。
用于解决课题的技术方案
在一方式中,提供对具有通过交替设置氧化硅膜和氮化硅膜而构成的多层膜的第一区域和具有单层的氧化硅膜的第二区域进行蚀刻的方法。该方法包括:(a)在等离子体处理装置的处理容器内准备具有在第一区域上和第二区域上设置的掩模的被处理体的步骤;(b)在收纳被处理体的处理容器内生成包含氢氟烃气体的第一处理气体的等离子体的步骤;和(c)在收纳被处理体的处理容器内生成包含碳氟化合物气体的第二处理气体的等离子体的步骤。在该方法中,交替反复进行生成第一处理气体的等离子体的步骤和生成第二处理气体的等离子体的步骤。
与第二区域相比第一处理气体的等离子体优选蚀刻第一区域。另一方面,与第一区域相比第二处理气体的等离子体优选蚀刻第二区域。上述方法中,通过多次交替实施利用这样的第一处理气体的等离子体进行的蚀刻和利用第二处理气体的等离子体进行的蚀刻,能够使第一区域的蚀刻率与第二区域的蚀刻率的差异减小。因而,根据上述方法,能够使在第一区域形成的空间的深度与在第二区域形成的空间的深度的差异降低。
此外,第二处理气体中包含的碳氟化合物在构成利用蚀刻而形成的空间的侧壁面沉积来形成保护膜。因而,能够抑制该侧壁面在水平方向被削减。所以,能够在第一区域和第二区域两者形成宽度窄且垂直性高的空间。
一实施方式中,掩模也可以是无定形碳制。此外,一实施方式中,第一处理气体还可以包含三氟化氮(NF3)气体。从NF3生成氟的活性种。因而,能够提高第一区域和第二区域的蚀刻率。此外,一实施方式中,第一处理气体还可以包含H2气体。此外,一实施方式中,第一处理气体还可以包含硫化羰气体、烃气体和三氯化硼气体中的至少一种气体。来源于硫化羰气体、炭化和三氯化硼气体的分子或者原子沉积于侧壁面,形成保护膜。因而,进一步提高在第一区域和第二区域两者形成的空间的垂直性。
发明效果
如以上说明,能够使利用对具有通过交替设置氧化硅膜和氮化硅膜而构成的多层膜的第一区域和具有单层的氧化硅膜的第二区域的两者进行的蚀刻而形成的空间的深度的差异降低,且改善该空间的垂直性。
附图说明
图1是表示一实施方式的蚀刻方法的流程图。
图2是表示在图1所示的方法的步骤ST1中准备的被处理体的一例的图。
图3是概略地表示等离子体处理装置的一例的图。
图4是表示图1所示的方法的实施中的中途阶段的被处理体的状态的一例的截面图。
图5是表示图1所示的方法的实施后的被处理体的状态的一例的截面图。
附图标记说明
10…等离子体处理装置;12…处理容器;16…下部电极;18b…静电吸盘;30…上部电极、34a…气体排出孔;40…气体源组;50…排气装置;62…第一高频电源、64…第二高频电源;Cnt…控制部;W…晶片;R1…第一区域;IL1…氧化硅膜;IL2…氮化硅膜;R2…第二区域;MSK…掩模;PF…保护膜;SP…空间。
具体实施方式
以下,参照图面详细说明各种实施方式。此外,在各附图中对相同或者相当的部分添加相同的附图标记。
图1是表示一实施方式的蚀刻方法的流程图。图1所示的方法MT是对第一区域和第二区域两者进行蚀刻而形成孔等空间的方法,包括步骤ST1~步骤ST4。该方法MT例如能够用于具有三维构造的NAND闪存的制造。
方法MT的步骤ST1是准备被处理体(以下称为“晶片W”)的步骤。图2是表示在步骤ST1中准备的晶片W的一例的图。图2所示的晶片W包括基底层UL、第一区域R1、第二区域R2和掩模MSK。基底层UL能够是设置在基板上的多晶硅制的层。在该基底层UL上设置有第一区域R1。此外,在该基底层UL上设置有第二区域R2。
第一区域R1由多层膜构成。多层膜通过交替设置氧化硅膜IL1和氮化硅膜IL2而构成。氧化硅膜IL1的厚度例如是5nm~50nm,氮化硅膜IL2的厚度例如是10nm~75nm。一实施方式中,氧化硅膜IL1和氮化硅膜IL2可以层叠合计24层以上。
第二区域R2由单层的氧化硅膜构成。第二区域R2的厚度与第一区域R1的厚度大致相同。
在第一区域R1上和第二区域R2上设置有掩模MSK。掩模MSK具有用于在第一区域R1和第二区域R2形成孔等空间的图案。掩模MSK例如能够是无定形碳制。或者,掩模MSK也可以由有机聚合物构成。
再次参照图1。方法MT的步骤ST1中,在等离子体处理装置的处理容器内准备晶片W。在一例中,等离子体处理装置能够是电容耦合型等离子体处理装置。以下,针对方法MT的实施中能够使用的等离子体处理装置的一例进行说明。图3是概略地表示等离子体处理装置的一例的图,表示该等离子体处理装置的纵截面的构造。
图3所示的等离子体处理装置10是电容耦合型等离子体蚀刻装置,包括大致圆筒状的处理容器12。处理容器12的内壁面由经阳极氧化处理后的铝构成。该处理容器12安全接地。
在处理容器12的底部上设置有由绝缘材料构成的大致圆筒状的支承部14。支承部14在处理容器12内从处理容器12的底部在铅直方向延伸。支承部14支承在处理容器12内设置的载置台PD。具体而言,如图3所示,支承部14在该支承部14的内壁面能够支承载置台PD。
载置台PD在其上表面保持晶片W。载置台PD包括下部电极16和支承部18。下部电极16例如由铝等金属构成,形成大致圆盘形状。在该下部电极16的上表面之上设置有支承部18。
支承部18是支承晶片W的部件,包括基部18a和静电吸盘18b。基部18a例如由铝等金属制构成,形成大致圆盘形状。基部18a设置在下部电极16上,与下部电极16电连接。静电吸盘18b设置在基部18a之上。静电吸盘18b具有将作为导电膜的电极配置在一对绝缘层或者绝缘薄板间的构造。直流电源22与静电吸盘18b的电极电连接。该静电吸盘18b能够利用由来自直流电源22的直流电压而产生的库仑力等静电力吸附保持晶片W。
在基部18a的周缘部上以包围晶片W的周缘和静电吸盘18b的方式配置有聚焦环FR。聚焦环FR是为了提高蚀刻的均匀性而设置的。聚焦环FR由根据蚀刻对象的材料而适当选择的材料构成,例如能够由石英构成。
在基部18a的内部设置有制冷剂流路24。制冷剂流路24构成一实施方式的温度调节机构。从设置在外部的冷却装置经由配管26a,26b对制冷剂流路24循环供给规定温度的制冷剂。通过这样控制循环的制冷剂的温度,能够控制由支承部18上支承的晶片W的温度。
此外,在等离子体处理装置10设置有气体供给线路28。气体供给线路28将来自传热气体供给机构的传热气体例如He气体供给到静电吸盘18b的上表面与晶片W的背面之间。
此外,等离子体处理装置10具有上部电极30。上部电极30在载置台PD的上方与该载置台PD相对配置。下部电极16和上部电极30相互大致平行地设置。在上述上部电极30与下部电极16之间形成有用于对晶片W进行等离子体处理的处理空间S。
上部电极30经由绝缘性遮蔽部件32被支承在处理容器12的上部。该上部电极30包括电极板34和电极支承体36。电极板34面对处理空间S,提供多个气体排出孔34a。该电极板34能够由焦耳热少的低电阻的导电体或者半导体构成。
电极支承体36是能够拆装地支承电极板34的部件,例如由铝等导电性材料构成。该电极支承体36具有水冷构造。在电极支承体36的内部设置有气体扩散室36a。与气体排出孔34a连通的多个气体通流孔36b从该气体扩散室36a向下方延伸。此外,在电极支承体36形成有对气体扩散室36a导入处理气体的气体导入口36c,气体供给管38与该气体导入口36c连接。
气体源组40经由阀组42和流量控制器组44与气体供给管38连接。气体源组40包括多个气体源。多个气体源包括氢氟烃气体源和碳氟化合物气体源。氢氟烃气体是后述的第一处理气体中包含的气体。作为氢氟烃气体,例示有CH2F2气体。此外,碳氟化合物气体是后述的第二处理气体中包含的气体。作为碳氟化合物气体,例示有C3F8气体、C4F6气体或者C4F8气体。
多个气体源还包括三氟化氮(NF3)气体源、氢(H2)气体源、烃气体源、硫化羰气体源、三氯化硼(BCl3)气体源、稀有气体源、酸素(O2)气体源。作为烃气体,例示有甲烷(CH4)气体。此外,作为稀有气体,例如例示有He、Ne、Ar、Kr、Xe等任意的稀有气体。而且,多个气体源还可以包括上述的气体以外的其他气体源。
在一实施方式中,第一处理气体还包括三氟化氮气体。此外,一实施方式中,第一处理气体还包括氢气。此外,在一实施方式中,第一处理气体还包括烃气体、硫化羰气体和三氯化硼气体之中至少一种。而且,第一处理气体还可以包括这些气体以外的其他气体。此外,第二处理气体还包括稀有气体和氧气。而且,第二处理气体还可以包括这些气体以外的其他的气体。
阀组42包括多个阀。此外,流量控制器组44包括质量流控制器(MFC)等多个流量控制器。气体源组40的多个气体源分别经由流量控制器组44中包含的对应的流量控制器和阀组42中包含的对应的阀与气体供给管38连接。在等离子体处理装置10中,从多个气体源选择的气体从气体供给管38到达气体扩散室36a,经由气体通流孔36b和气体排出孔34a排出到处理空间S。例如,将第一处理气体选择性地排出到处理空间S,此外,将第二处理气体选择性地排出到处理空间S。
返回图3,等离子体处理装置10还能够包括接地导体12a。接地导体12a形成大致圆筒状,设置成从处理容器12的侧壁延伸到上部电极30的高度位置的上方。
此外,在等离子体处理装置10中,沿着处理容器12的内壁能够拆装地设置有沉积物屏蔽件46。沉积物屏蔽件46还设置在支承部14的外周。沉积物屏蔽件46防止在处理容器12附着蚀刻副产物(沉积物),能够通过在铝材上覆盖Y2O3等陶瓷而构成。
在处理容器12的底部侧,在支承部14与处理容器12的内壁之间设置有排气板48。排气板48例如能够通过在铝材上覆盖Y2O3等陶瓷而构成。在该排气板48的下方在处理容器12设置有排气口12e。排气装置50经由排气管52与排气口12e连接。排气装置50具有涡轮分子泵等真空泵,能够将处理容器12内减压至期望的真空度。此外,在处理容器12的侧壁设置有晶片W的搬入搬出口12g,该搬入搬出口12g利用闸阀54能够开闭。
在处理容器12的内壁设置有导电性部件(GND块)56。导电性部件56以在高度方向位于与晶片W大致相同的高度的位置的方式安装在处理容器12的内壁。该导电性部件56以DC方式接地,发挥防止异常放效果。而且,导电性部件56如果设置在等离子体生成区域,则该设置位置不限定于图3所示的位置。
此外,等离子体处理装置10还包括第一高频电源62和第二高频电源64。第一高频电源62是产生等离子体生成用的第一高频电力的电源,产生27~100MHz频率的高频电力,在一例中产生40MHz的高频电力。第一高频电源62经由匹配器66与下部电极16连接。
匹配器66是用于使第一高频电源62的输出阻抗和负载侧(下部电极16侧)的输入阻抗匹配的电路。而且,第一高频电源62还可以经由匹配器66与上部电极30连接。
第二高频电源64是产生用于对晶片W引入离子的第二高频电力、即高频偏压电力的电源,产生400kHz~13.56MHz范围内的频率的高频电力,在一例中产生3MHz的高频电力。第二高频电源64经由匹配器68与下部电极16连接。匹配器68是用于使第二高频电源64的输出阻抗和负载侧(下部电极16侧)的输入阻抗匹配的电路。
此外,等离子体处理装置10还包括直流电源部70。直流电源部70与上部电极30连接。直流电源部70产生负的直流电压,能够将该直流电压施加在上部电极30。
此外,在一实施方式中,等离子体处理装置10还包括控制部Cnt。该控制部Cnt是包括处理器、存储部、输入装置、显示装置等的计算机,控制等离子体处理装置10的各部分。该控制部Cnt中,为了操作员管理等离子体处理装置10能够使用输入装置进行指令的输入操作等,此外利用显示装置能够使等离子体处理装置10的工作状况可视化地显示。而且,在控制部Cnt的存储部中存储有用于利用处理器控制在等离子体处理装置10实施的各种处理的控制程序、根据处理条件用于对等离子体处理装置10的各部分实施处理的程序、即处理方案。
具体而言,对控制部Cnt、阀组42中包括的多个阀、流量控制器组44中包括的多个流量控制器、排气装置50送出控制信号,将第一处理气体和第二处理气体选择性地且交替地供给到处理容器12内,此外,进行控制以使得该处理容器12内的压力成为设定的压力。
此外,控制部Cnt能够对第一高频电源62和第二高频电源64送出控制信号,以使得对下部电极16供给来自第一高频电源62和第二高频电源64的高频电力。在一实施方式中,控制部Cnt能够对第一高频电源62和第二高频电源64送出控制信号,以使得高频电力的导通和断开脉冲状地切换而供给到下部电极16。此外,控制部Cnt能够对直流电源部70送出控制信号,以使得与在高频电力成为导通的期间对上部电极30施加的负直流电压相比绝对值大的负的直流电压,在高频电力成为断开的期间施加在上部电极30。而且,第一高频电源62和第二高频电源64的高频电力的导通和断开的频率例如是1kHz~40kHz。此处,高频电力的导通和断开的频率是以由第一高频电源62和第二高频电源64的高频电力导通的期间和断开的期间构成的期间为1个周期的频率。此外,在1个周期中高频电力导通的期间所占的占空比例如能够是50%~90%。此外,直流电源部70的直流电压值的切换能够与第一高频电源62和第二高频电源64的高频电力的导通和断开的切换同步。
再次参照图1,继续说明方法MT。以下,与图1一起参照图4和图5。图4是表示图1所示的方法的实施中的中途阶段的被处理体的状态的一例的截面图。此外,图5是表示图1所示的方法的实施后的被处理体的状态的一例的截面图。在步骤ST1中,在等离子体处理装置的处理容器内准备晶片W。在使用等离子体处理装置10的情况下,收纳在处理容器12内的晶片W配置在载置台PD上,由静电吸盘18b吸附保持。接着,在方法MT中,多次实施包括步骤ST2和步骤ST3的工序。即,交替反复进行步骤ST2和步骤ST3。
在步骤ST2中,对等离子体处理装置的处理容器内供给第一处理气体,生成该第一处理气体的等离子体。然后,将晶片W暴露于来源于第一处理气体的分子或者原子的活性种中。在为了步骤ST2的实施而使用等离子体处理装置10的情况下,将第一处理气体供给到处理容器12内,处理容器12内的压力设定为规定的压力。此外,对下部电极16供给来自第一高频电源62的高频电力和来自第二高频电源64的高频偏压电力。
在接下来的步骤ST3中,对等离子体处理装置的处理容器内供给第二处理气体,生成该第二处理气体的等离子体。然后,将晶片W暴露于来源于第二处理气体的分子或者原子的活性种中。在为了步骤ST3的实施而使用等离子体处理装置10的情况下,将第二处理气体供给到处理容器12内,处理容器12内的压力设定为规定的压力。此外,对下部电极16供给来自第一高频电源62的高频电力和来自第二高频电源64的高频偏压电力。
在方法MT中,实施多次包括上述的步骤ST2和步骤ST3的工序。在步骤ST2中使用的第一处理气体包含氢氟烃气体。此外,在一实施方式中,第一处理气体还能够包含三氟化氮气体。此外,在一实施方式中,第一处理气体还能够包含氢气。而且,在一实施方式中,第一处理气体还能够包含烃气体、硫化羰气体和三氯化硼气体中的至少一种。氢氟烃气体的等离子体对氮化硅膜具有比氧化硅膜高的蚀刻率。即,利用第一处理气体的等离子体进行的第一区域R1的蚀刻率比该利用第一处理气体的等离子体进行的第二区域R2的蚀刻率高。因而,在步骤ST2中,与第二区域R2相比第一区域R1优先被蚀刻。
另一方面,在步骤ST3中使用的第二处理气体如上所述包含碳氟化合物气体。在一实施方式中,第二处理气体还能够包含氧气和稀有气体。碳氟化合物气体的等离子体对氧化硅膜具有比氮化硅膜高的蚀刻率。即,利用第二处理气体的等离子体进行的第二区域R2的蚀刻率比利用第二处理气体的等离子体进行的第一区域R1的蚀刻率高。因而,在步骤ST3中,与第一区域R1相比第二区域R2优先被蚀刻。
在方法MT中,通过反复实施多次包括该步骤ST2和步骤ST3的工序,第一区域R1的蚀刻率与第二区域R2的蚀刻率的差异降低。因而,根据方法MT,如图4所示,能够使在第一区域R1形成的空间SP的深度与在第二区域R2形成的空间SP的深度的差异降低。
此外,第二处理气体中包含的碳氟化合物沉积在构成通过蚀刻而形成的空间SP的侧壁面SW和掩模MSK的表面而形成保护膜PF。因而,能够抑制该侧壁面SW在水平方向被削减。所以,根据方法MT,能够在第一区域R1和第二区域R2两者形成宽度窄且垂直性高的空间。
在一实施方式的步骤ST3中,第一处理气体中的碳氟化合物气体能够包含C4F6。在C4F6中,C/F比、即碳对氟的比高。因而,在使用包含C4F6的第一处理气体的步骤ST3中,能够与第一区域R1的蚀刻率相比大幅度地提高第二区域R2的蚀刻率。所以,通过使用包含C4F6的第一处理气体的步骤ST3,能够使在步骤ST2中在第一区域R1形成的空间的深度与在第二区域R2形成的空间的深度的差异减小。而且,为了调节在第一区域R1形成的空间的深度与在第二区域形成的空间的深度的差异,此外为了调节这些空间的开口的形状,除了C4F6还可以将C4F8和/或者CF4添加到第一处理气体中。
在一实施方式的步骤ST2中,在第一处理气体包含三氟化氮气体。根据来源于三氟化氮气体的氟的活性种,能够提高第一区域R1和第二区域R2的蚀刻率。此外,在一实施方式的步骤ST2中,在第一处理气体中包含氢气。来源于氢气的氢的活性种将保护膜PF改性。因而,能够抑制因蚀刻而产生的掩模MSK的膜厚的减少,能够抑制掩模MSK的开口的扩大。此外,在一实施方式的步骤ST2中,在第一处理气体中至少包含烃气体、硫化羰气体和三氯化硼气体中的一种。来源于烃气体、硫化羰气体和三氯化硼气体的分子或者原子与第二处理气体的碳氟化合物一起形成保护膜PF。因而,保护膜PF进一步被强化。
而且,硫化羰气体形成保护侧壁面SW不受来源于氢氟烃的活性种影响的保护膜,但是来源于该硫化羰气体的活性种能够蚀刻掩模MSK。但是,在方法MT中,利用在步骤ST3形成的碳氟化合物的保护膜,能够保护掩模MSK不受来源于硫化羰气体的活性种的影响。
在方法MT中,在步骤ST4判断包括步骤ST2和步骤ST3的工序的实施是否结束。例如,判断包括步骤ST2和步骤ST3的工序的实施次数是否达到规定次数。在步骤ST4中,当判断为没有结束上述工序的实施时,再次实施包括步骤ST2和步骤ST3的工序。另一方面,在步骤ST4中判断为结束该工序的实施时,方法MT结束。由此,如图5所示,在第一区域R1和第二区域R2两者形成例如到达基底层UL的空间SP。而且,包括步骤ST2和步骤ST3的工序的实施次数,根据各工序中的步骤ST2的实施时间以及步骤ST3的实施时间和第一区域R1的厚度以及第二区域R2的厚度等各种主要条件能够进行变更,例如6次。
以下例示方法MT的步骤ST2和步骤ST3的各种条件。步骤ST2的各种条件例如设定为以下所示的范围内的条件。
<步骤ST2的各种条件>
·第一处理气体
CH2F2气体的流量:50~150sccm
NF3气体流量:50~150sccm
H2气体流量:50~300sccm
CH4气体流量:50~150sccm
COS气体流量:5~20sccm
BCl3气体流量:5~20sccm
·第一高频电源62的高频电力的频率:27~100MHz
·第一高频电源62的高频电力:500~2700W
·第二高频电源64的高频电力的频率:0.4~13MHz
·第二高频电源64的高频电力:1000~7000W
·处理容器12内的压力:2.66~13.3Pa(20~100mT)
·处理时间:180秒~600秒
步骤ST3的各种条件例如设定为以下所示的范围内的条件。
<步骤ST3的各种条件>
·第二处理气体
C4F6的流量:20~100sccm
C4F8的流量:20~100sccm
O2气体流量:20~100sccm
Ar气体流量:100~500sccm
·第一高频电源62的高频电力的频率:27~100MHz
·第一高频电源62的高频电力:500~2700W
·第二高频电源64的高频电力的频率:0.4~13MHz
·第二高频电源64的高频电力:1000~7000W
·处理容器12内的压力:2.66~13.3Pa(20~100mT)
·处理时间:180秒~600秒
以上,对各种实施方式进行了说明,但是不限定于上述的实施方式能够构成各种变形方式。例如,方法MT的实施中使用的等离子体处理装置不限定于电容耦合型等离子体处理装置,可以是感应耦合型等离子体处理装置,或者是作为等离子体源使用微波的等离子体处理装置。此外,在上述的方法MT中步骤ST2比步骤ST3先实施,但是也可以步骤ST3比步骤ST2先实施。

Claims (7)

1.一种对具有通过交替设置氧化硅膜和氮化硅膜而构成的多层膜的第一区域和具有单层的氧化硅膜的第二区域进行蚀刻的方法,其特征在于,包括:
在等离子体处理装置的处理容器内准备具有设置于所述第一区域上和所述第二区域上的掩模的被处理体的步骤;
在收纳有所述被处理体的所述处理容器内生成包含氢氟烃气体的第一处理气体的等离子体的步骤;和
在收纳有所述被处理体的所述处理容器内生成包含碳氟化合物气体的第二处理气体的等离子体的步骤,
交替反复进行生成所述第一处理气体的等离子体的所述步骤和生成所述第二处理气体的等离子体的所述步骤。
2.如权利要求1所述的方法,其特征在于:
在生成所述第一处理气体的等离子体的步骤中,所述多层膜的蚀刻率比所述单层的氧化硅膜的蚀刻率高,
在生成所述第二处理气体的等离子体的步骤中,所述单层的氧化硅膜的蚀刻率比所述多层膜的蚀刻率高。
3.如权利要求1或者2所述的方法,其特征在于:
所述碳氟化合物气体包含C4F6
4.如权利要求1~3中任一项所述的方法,其特征在于:
所述第一处理气体还包含三氟化氮气体。
5.如权利要求1~4中任一项所述的方法,其特征在于:
所述第一处理气体还包含H2气体。
6.如权利要求1~5中任一项所述的方法,其特征在于:
所述第一处理气体包含硫化羰气体、烃气体和三氯化硼气体中的至少一种气体。
7.如权利要求1~6中任一项所述的方法,其特征在于:
所述掩模是无定形碳制。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107634007A (zh) * 2017-09-13 2018-01-26 京东方科技集团股份有限公司 干刻蚀方法
CN109326517A (zh) * 2017-08-01 2019-02-12 东京毅力科创株式会社 对多层膜进行蚀刻的方法
CN110021524A (zh) * 2017-12-27 2019-07-16 东京毅力科创株式会社 蚀刻方法
CN110391140A (zh) * 2018-04-17 2019-10-29 东京毅力科创株式会社 蚀刻方法和等离子体处理装置
CN110783187A (zh) * 2018-07-25 2020-02-11 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
CN111261514A (zh) * 2018-11-30 2020-06-09 东京毅力科创株式会社 基片处理方法
CN111681956A (zh) * 2019-03-11 2020-09-18 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
JP7137927B2 (ja) * 2017-12-20 2022-09-15 キオクシア株式会社 半導体装置の製造方法
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7296277B2 (ja) * 2019-08-22 2023-06-22 東京エレクトロン株式会社 エッチングする方法、デバイス製造方法、及びプラズマ処理装置
JP7426840B2 (ja) * 2020-01-28 2024-02-02 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
TW202245053A (zh) * 2021-03-31 2022-11-16 日商東京威力科創股份有限公司 蝕刻方法及蝕刻處理裝置
JPWO2022220224A1 (zh) 2021-04-14 2022-10-20
JP2023170855A (ja) 2022-05-20 2023-12-01 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4442652A1 (de) * 1994-11-30 1996-01-25 Siemens Ag Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung
CN101180724A (zh) * 2005-04-25 2008-05-14 斯班逊有限公司 自对准的sti sonos
CN101606234A (zh) * 2007-02-09 2009-12-16 东京毅力科创株式会社 蚀刻方法及存储介质
US20130043455A1 (en) * 2011-08-15 2013-02-21 Unity Semiconductor Corporation Vertical Cross Point Arrays For Ultra High Density Memory Applications
CN102983052A (zh) * 2011-09-06 2013-03-20 朗姆研究公司 3d闪存结构的蚀刻工艺
CN103077925A (zh) * 2011-10-25 2013-05-01 中芯国际集成电路制造(上海)有限公司 存储器的制造方法
CN103928285A (zh) * 2013-01-15 2014-07-16 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2758754B2 (ja) * 1991-12-05 1998-05-28 シャープ株式会社 プラズマエッチング方法
JPH09129595A (ja) * 1995-10-26 1997-05-16 Applied Materials Inc プラズマエッチング方法
JP2002110650A (ja) * 2000-10-03 2002-04-12 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
JP2002158213A (ja) * 2000-11-21 2002-05-31 Sharp Corp 半導体装置の製造方法
JP5719648B2 (ja) * 2011-03-14 2015-05-20 東京エレクトロン株式会社 エッチング方法、およびエッチング装置
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6154820B2 (ja) * 2012-11-01 2017-06-28 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6211947B2 (ja) * 2013-07-31 2017-10-11 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4442652A1 (de) * 1994-11-30 1996-01-25 Siemens Ag Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung
CN101180724A (zh) * 2005-04-25 2008-05-14 斯班逊有限公司 自对准的sti sonos
CN101606234A (zh) * 2007-02-09 2009-12-16 东京毅力科创株式会社 蚀刻方法及存储介质
US20130043455A1 (en) * 2011-08-15 2013-02-21 Unity Semiconductor Corporation Vertical Cross Point Arrays For Ultra High Density Memory Applications
CN102983052A (zh) * 2011-09-06 2013-03-20 朗姆研究公司 3d闪存结构的蚀刻工艺
CN103077925A (zh) * 2011-10-25 2013-05-01 中芯国际集成电路制造(上海)有限公司 存储器的制造方法
CN103928285A (zh) * 2013-01-15 2014-07-16 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326517A (zh) * 2017-08-01 2019-02-12 东京毅力科创株式会社 对多层膜进行蚀刻的方法
CN109326517B (zh) * 2017-08-01 2023-07-28 东京毅力科创株式会社 对多层膜进行蚀刻的方法
CN107634007A (zh) * 2017-09-13 2018-01-26 京东方科技集团股份有限公司 干刻蚀方法
US10468271B2 (en) 2017-09-13 2019-11-05 Boe Technology Group Co., Ltd. Dry etching method
CN107634007B (zh) * 2017-09-13 2019-12-31 京东方科技集团股份有限公司 干刻蚀方法
CN110021524A (zh) * 2017-12-27 2019-07-16 东京毅力科创株式会社 蚀刻方法
CN110021524B (zh) * 2017-12-27 2022-12-23 东京毅力科创株式会社 蚀刻方法
CN110391140A (zh) * 2018-04-17 2019-10-29 东京毅力科创株式会社 蚀刻方法和等离子体处理装置
CN110783187A (zh) * 2018-07-25 2020-02-11 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
CN110783187B (zh) * 2018-07-25 2024-04-19 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
CN111261514A (zh) * 2018-11-30 2020-06-09 东京毅力科创株式会社 基片处理方法
CN111681956A (zh) * 2019-03-11 2020-09-18 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置

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Publication number Publication date
US20160064245A1 (en) 2016-03-03
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