CN102983052A - 3d闪存结构的蚀刻工艺 - Google Patents

3d闪存结构的蚀刻工艺 Download PDF

Info

Publication number
CN102983052A
CN102983052A CN2012103261112A CN201210326111A CN102983052A CN 102983052 A CN102983052 A CN 102983052A CN 2012103261112 A CN2012103261112 A CN 2012103261112A CN 201210326111 A CN201210326111 A CN 201210326111A CN 102983052 A CN102983052 A CN 102983052A
Authority
CN
China
Prior art keywords
etching
pressure
etching gas
plasma
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103261112A
Other languages
English (en)
Other versions
CN102983052B (zh
Inventor
安妮·勒·古耶
杰弗里·R·林达
石川靖史
阳子·山口·亚当斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN102983052A publication Critical patent/CN102983052A/zh
Application granted granted Critical
Publication of CN102983052B publication Critical patent/CN102983052B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32798—Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32816—Pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及3D闪存结构的蚀刻工艺。提供一种用于在等离子体处理腔室中在形成晶片上的堆叠的多个硅基双层上蚀刻特征的方法。使主蚀刻气体流入所述等离子体处理腔室中。使主蚀刻气体形成等离子体，同时提供第一压强。保持晶片温度低于20℃。当所述等离子体蚀刻穿所述多个硅基双层中的多个时，压强渐降到低于所述第一压强的第二压强。在所述多个双层中的第一多个被蚀刻后停止所述主蚀刻气体的流动。

Description

3D闪存结构的蚀刻工艺
技术领域
本发明涉及半导体器件的形成。更具体地，本发明涉及三维闪存结构半导体器件的形成。
背景技术
在半导体晶片工艺中有时需要高深宽比的通孔。例如，在三维闪存存储器件中，在多个双层堆叠中形成通孔。该器件的一个实例为东芝BiCS(Bit Cost Scalable)。
发明内容
为了实现上述需求并且依照本发明的目的，提供一种在等离子体处理腔室中在晶片上形成堆叠的多个硅基双层上蚀刻特征的方法。使主蚀刻气体流入该等离子体处理腔室中。使该主蚀刻气体形成等离子体，同时提供第一压强。保持晶片温度低于20℃。当等离子体蚀刻穿所述多个硅基双层中的多个时，渐变(ramp)所述压强到低于所述第一压强的第二压强。在所述多个双层中的第一多个蚀刻后停止所述主蚀刻气体的流动。
在本发明的另一呈现形式中，提供一种用于在等离子体处理腔室中在晶片上形成堆叠的多个硅基双层上蚀刻特征的方法。使主蚀刻气体流入等离子体处理腔室，所述主蚀刻气体包括碳氟化合物和NF3。使所述主蚀刻气体形成等离子体，同时提供在30毫托到60毫托之间的第一压强。保持晶片温度低于10℃。当等离子体蚀刻穿所述多个硅基双层中的多个时，渐变所述压强到低于该第一压强的第二压强。在所述多个双层中的第一个多个蚀刻后停止所述主蚀刻气体的流动。
下面在本发明的详细描述中并且结合下面的附图对本发明的这些以及其它特征进行更加详细的说明。
附图说明
在附图的图中通过举例说明而非限制的方式阐释了本发明，其中相似的附图标记指代相似的元件，并且在附图中：
图1为可用于本发明的实施例的高级流程图。
图2A-C为按照本发明的实施例形成的存储器堆叠的截面示意图。
图3为可用于实现本发明的等离子体处理腔室的示意图。
图4为计算机系统的示意图，其中，所述计算机系统适于执行本发明实施例中使用的控制器。
图5为在两种压强下蚀刻速率-蚀刻深度曲线图。
具体实施方式
现在将参照如附图中图示出的几个优选实施例对本发明进行详细的说明。在下面的说明中，为了提供对本发明的全面理解，阐述了多个具体的细节。然而，本领域技术人员显而易见的是，可不通过这些具体细节中的一些或全部来实现本发明。在其它实例中，为了避免不必要地混淆本发明，未对公知的工艺步骤和/或结构进行详细的说明。
蚀刻高深宽比的孔需要侧壁保护以保证CD控制和避免弯曲的和底切的轮廓。但是，过量的聚合物会导致轮廓封口(pinch off)和蚀刻停止。在高深宽比时，由于视角狭窄导致反应物到达蚀刻表面的数量显著减少。离子更可能与蚀刻副产物或孔内蚀刻物或者孔的侧壁碰撞而失去其能量，使蚀刻速率减慢。这被称为深宽比影响蚀刻（ASDE）。增加离子能量可以帮助保持离子的方向性且避免在侧壁上损失太多能量，但是却要损失掩膜选择比。提高TCP也提供更多的蚀刻剂物质、离子和中性物。但是增加TCP并不会系统地增加蚀刻速率，因为蚀刻速率受到扩散到孔中反应物的限制。
为了利于理解，图1示出了可用于本发明的实施例的工艺的高级流程图，该工艺在硅基双层堆叠中形成高深宽比的通孔。使掩膜在晶片上的多个硅基双层堆叠的上方形成（步骤104）。主蚀刻处理通过使主蚀刻气体流入放置晶片的等离子体处理腔室开始进行（步骤112）。保持晶片温度低于20℃（步骤116）。随着多个双层的一部分被蚀刻，渐降压强到小于第一压强的第二压强（步骤120）。主蚀刻气体停止流动（步骤124）。接着使过蚀刻气体流入到所述等离子体处理腔室进行过蚀刻处理（步骤128）。该过蚀刻气体比主蚀刻气体具聚合性。提高晶片温度（步骤132）。降低所述腔室的压强（步骤136）。由过蚀刻气体形成等离子体（步骤140），该等离子体完成对所述多个双层的蚀刻。停止过蚀刻气体（步骤144）。
示例
在实施本发明的实例中，在形成晶片衬底上的堆叠的多个硅基双层中蚀刻形成高深宽比的通孔。每个双层优选厚度为20-40纳米。在所述多个双层上形成掩膜（步骤104）。图2A所示的是掩膜204形成在制成晶片212上的存储器堆叠208的多个双层上的剖面示意图。在该实施例中，所述多个双层的每个双层是通过将氧化硅（SiO）层216置于多晶硅层220下形成。在该实施例中，掩膜204是不定形碳。可在堆叠208和晶片212之间设置诸如蚀刻停止层等的一层或者多层，或者可将晶片212作为抵达（landing）层。可在存储堆叠208和掩膜204之间设置一层或者多层。
晶片212可放置在处理工具中以实行后续步骤。图3示意性地示出了依照本发明的一个实施例可用于执行蚀刻硅晶片的工艺的等离子体处理系统300的示例。等离子体处理系统300包括等离子体反应器302，等离子体反应器302中设有等离子体处理腔室304。通过匹配网络308调谐的等离子体功率源306将功率供给至位于功率窗312附近的TCP线圈310，通过提供电感耦合功率以在等离子体处理腔室304中形成等离子体314。TCP线圈（上部功率源）310可配置为在处理腔室304内生成均匀扩散轮廓。例如，TCP线圈310可被配置为在等离子体314中产生螺旋管形功率分布。设置功率窗312以将TCP线圈310与等离子体腔室304分离，同时容许能量从TCP线圈310传递至等离子体腔室304。由匹配网络318调谐的晶片偏压功率源316向电极320提供功率以在由电极320支撑的晶片322上设定偏压。控制器324设定用于等离子体功率源306和晶片偏压功率源316的点。
等离子体功率源306和晶片偏压功率源316可配置为运行于特定无线电频率，诸如例如13.56MHz、27MHz、2MHz、400kHz、或它们的组合。为了获得期望的工艺性能，等离子体功率源306和晶片偏压功率源316可以适当地调整大小以供给一定范围的功率。例如，在本发明的一个实施例中，等离子体功率源306可以供给范围从300瓦至10000瓦的功率，并且晶片偏压功率源316可以供给范围从10伏至1000伏的偏压。另外，TCP线圈310和/或电极320可由两个以上的分线圈或分电极构成，这些分线圈或分电极可由单个功率源提供功率或由多个功率源提供功率。
如图3所示，等离子体处理系统300还包括气体源/气体供给机构330。气体源包括主蚀刻气体源332、过蚀刻气体源334以及任选地额外气体源336。所述主蚀刻气体源与所述过蚀刻气体源可以有某些相同的组分。在这种情况下，用提供主蚀刻气体和过蚀刻气体的多种组分的气体源代替单独的主蚀刻气体源和过蚀刻气体源，这将在下文描述。气体源332、334和336通过诸如喷头340等气体入口与处理腔室304流体连接。气体入口可以位于腔室304中的任意有利位置处，并且可具有任何用于灌入气体的形式。然而，优选的是，气体入口可配置为生成“可调的”气体灌入轮廓，这使得可对流到处理腔室304中的多个区的气体的各个流进行单独调节。处理气体和副产物经由压强控制阀342和泵344从腔室304移除，压强控制阀342和泵344还用于在等离子体处理腔室304内保持特定压强。气体源/气体供给机构330由控制器324控制。由Lam Research Corporation提供的Kiyo系统可用于实现本发明的实施例。所述处理腔室优选带有ACME(Yt层)涂层的氧化铝涂层表面。
图4是示出计算机系统400的高级框图，计算机系统400适于实现在本发明的实施例中使用的控制器324。该计算机系统可以具有多种物理形式，范围从集成电路、印刷电路板和小型手持式装置到巨型超级计算机。计算机系统400包括一个或多个处理器402，并且还可包括电子显示装置404（用于显示图形、文本以及其它数据）、主存储器406（例如，随机存取存储器（RAM））、存储装置408（例如，硬盘驱动器）、可移除存储装置410（例如，光盘驱动器）、用户接口装置412（例如，键盘、触摸屏、键垫、鼠标或其它指针装置等），以及通信接口414（例如，无线网络接口）。通信接口414容许软件和数据经由链路在计算机系统400和外部装置之间传送。该系统还可以包括通信基础结构416（例如，通信总线、跨接杆或网络），上述装置/模块与通信基础结构416连接。
经由通信接口414传送的信息可以为如电子的、电磁的、光的信号或者能够经由运载信号的通信链路通过通信接口414接收的其它信号等形式，并且可利用电线或电缆、光纤、电话线、蜂窝电话链路、无线电频率链路和/或其它通信信道实现。通过这种通信接口，可预期在执行上述方法步骤的过程中，一个或多个处理器402可接收来自网络的信息，或者可将信息输出到网络。此外，本发明的方法实施例可以在处理器上单独执行或者可以结合共享处理的部分的远程处理器在诸如因特网等网络上执行。
术语“非暂态计算机可读介质”一般用于指代诸如主存储器、辅助存储器、可移除存储装置以及存储装置（例如，硬盘、快擦写存储器、磁盘驱动存储器、CD-ROM以及其它形式的持久性存储器）等介质，而不应当解释为覆盖暂态主体，诸如载波或信号。计算机代码的示例包括机器码（例如，由编译器生成的），以及含有利用解释程序通过计算机执行的更高级代码的文件。计算机可读介质还可以为由计算机数据信号发送的计算机代码，该计算机数据信号以载波具体实现并且代表能够由处理器执行的指令序列。
用主蚀刻将特征蚀刻到硅基双层。在该示例中，该特征是蚀刻到氧化硅和多晶硅双层中的通孔。主蚀刻气体从气体源330流入到等离子体处理腔室304中（步骤108）。在该示例中，主蚀刻气体流为20-100sccm的CH2F2、50-30sccm的N2和1-200sccm的NF3。优选地，主蚀刻气体包括氟碳化合物气体和NF3。更优选地，碳氟化合物气体为氢氟碳化合物。主蚀刻气体形成等离子体（步骤112）。在该示例中，TCP线圈310提供在13.6MHz的1,000-2,000瓦特的RF功率。底电极320提供在400kHz的100-700伏的偏压。设定腔室压强为40毫托。保持晶片温度低于20℃（步骤116）。在该示例中，晶片温度保持在0℃。
渐降压强（步骤120）。在该示例中，渐降压强从40毫托到10毫托。对于16个双层堆叠，优选地，在压强渐降期间提供至少4个不同的压强。更优选地，在压强渐降期间提供至少6个不同的压强。最优选地，所述渐降是连续渐降。在该示例中，提供40毫托和10毫托的压强端点。在该渐降期间为了提供所述至少6个不同主蚀刻压强，提供在该端点间线性或者双曲线的渐变。停止主蚀刻气体的流动（步骤124）。
图2B是堆叠的剖面示意图，在使用单个主蚀刻步骤蚀刻多个双层后形成蚀刻特征228。在该示例中，主蚀刻提供渐缩的轮廓，且蚀刻穿16个双层中的12个双层。在该示例中，用主蚀刻蚀刻穿几乎所有的双层，因为尽管产生的轮廓是渐缩的，但该主蚀刻提供了快速的蚀刻。不用主蚀刻蚀刻穿所有的双层的主要原因是蚀刻双层和蚀刻下伏层的选择比低。假如使用主蚀刻蚀刻所有的双层，那么低的选择比可导致下伏层受到蚀刻，其中所述下伏层为晶片212。图2B显示一个蚀刻特征比其它的深。不用主蚀刻蚀刻所有的双层的另一个原因，在于主蚀刻不均匀的蚀刻，该不均匀的蚀刻不造成下伏层遭到蚀刻，该下伏层为晶片212。
在该示例中，用过蚀刻完成蚀刻特征。过蚀刻使不同于主蚀气体的过蚀刻气体流入到等离子体腔室中（步骤128）。通常，该过蚀刻气体比主蚀刻气体更具聚合性。这通过提供更高浓度的碳组分实现。在该实例配方中，过蚀刻气体流包括0-100sccm的CH2F2、1-200sccm的NF3、0-100sccm的CH3F和0-100sccm的CH4。
提高晶片温度（步骤132）。在该示例中，提高晶片温度到20℃。降低腔室压强（步骤136）。在该示例中，腔室的压强降低到5毫托。过蚀刻气体形成等离子体（步骤140）。在该示例中，TCP线圈310提供1,000-2,000瓦特的在13.6MHz的RF功率。底电极320提供在400kHz的100-700伏的偏压。使过蚀刻气体停止流动（步骤144）。
图2C是在过蚀刻完成后的堆叠的剖面示意图。用过蚀刻蚀刻穿剩余的双层以完成蚀刻特征，以抵达下伏层，该下伏层为晶片212，并且不加宽蚀刻特征的顶部而加宽蚀刻特征渐缩的底部。这样提供了从上到下的更均匀的蚀刻轮廓。
已发现，渐降压强减小了深宽比影响蚀刻，从而防止蚀刻停止，并且消除或减少了在蚀刻期间渐升偏压的需要，这防止了蚀刻掩膜选择比的减少。优选地，在蚀刻期间该偏压为恒定的。
图5是试验中发现的40毫托和10毫托的纵轴为蚀刻速率对横轴为蚀刻深度的曲线图。结果表明了压强和深宽比对蚀刻速率的影响。在高压强和低深宽比时，孔的蚀刻速率快。已发现在高压强时，随着深宽比增高，蚀刻速率减慢，最终达到零。该实验发现在低压强和低深宽比时，蚀刻慢。随着深宽比增高，低压强蚀刻速率增加达到极限（saturate）。较低的压强增加了平均自由程。本发明利用较快的高压强低深宽比蚀刻速率和较快的低压强高深宽比蚀刻速率的优势，使用渐变消除深宽比影响蚀刻速率。
压强渐降可以是连续函数，诸如线性渐变或者可以以步进式渐变实现。优选地，渐变发生在大多数的主蚀刻期间。例如，如果蚀刻十二组双层，渐变优选发生在至少六组双层的蚀刻期间。如果渐变是步进式的，优选有至少与双层组数的一半相等的步进数。例如，如果蚀刻十二组双层，则在渐降过程中提供至少六个不同压强。优选地，主蚀刻的起始压强介于30到60毫托之间，其提供高的初始蚀刻速度。压强可渐降低至2毫托。
尽管蚀刻特征可为沟槽或者通孔，由于本发明提供高深宽比的蚀刻，优选蚀刻特征为通孔。优选地，通孔的宽度不大于80nm。更优选地，通孔的宽度介于20到80nm之间。再更优选地，通孔的宽度介于45-60nm之间。通孔深度优选大于1.4微米。优选通孔深度对通孔宽度的深宽比至少为20:1。更优选地，深宽比至少为35:1。
尽管上述示例中有十六对双层，本发明其他本实施案可有大于十六的双层，诸如三十二或六十四对双层。
优选地，在主蚀刻期间晶片温度不高于20℃。更优选地，在主蚀刻期间晶片温度不高于10℃。
NF3可蚀刻多晶硅和氧化硅两者。氟碳化合物形成聚合物，该氟碳化合物优选为CH2F2，其自身会导致蚀刻停止。通过调节NF3/CH2F2气体比提供蚀刻对沉积的良好控制。用CH2F2提供用以蚀刻氧化硅的CF2。已发现提供晶片温度不高于20℃，且更优选不高于10℃，通过增加附着系数致使更多的CF2到达和形成在氧化硅上，其中CF2参与氧化硅的蚀刻，从而增加了氧化硅的蚀刻速度。另外，增加了蚀刻选择比。虽然由于在表面形成的相同的聚合物导致多晶硅的蚀刻速率减少，但是蚀刻速率保持足够高可维持向下蚀刻通孔。优选CH2F2的气流速率介于10sccm和100sccm之间。优选NF3的气流速率介于20sccm和80sccm之间。优选地，NF3/CH2F2气流速率比介于1:1和1:2之间。
优选地，主蚀刻期间提供的偏压介于频率100kHz和1MHz之间。更优选地，提供的偏压介于频率300kHz和500kHz之间。最优选地，提供的偏压频率约400kHz。优选偏压保持在500伏到700伏之间。较低频率的偏压提供更高能量的离子，已发现较高能量的离子可通过限制通孔底部的CD减少改善主蚀刻工艺。在优选实施例中，偏压控制设置为电压模式，因而随着压强渐降，电压随着功率减小保持常量。如果偏压控制设置为功率模式，随着压强渐降偏置电压会减小，从而减慢蚀刻速率。
优选地，主蚀刻在单蚀刻中蚀刻介于一半到全部之间的双层。更优选地，主蚀刻在单蚀刻中蚀刻介于八分之五到八分之七之间的全部双层。最优选地，主蚀刻在单蚀刻中蚀刻约四分之三的该双层。过蚀刻在单过蚀刻中蚀刻剩余的双层。
过蚀刻还降低压强以改善蚀刻轮廓的底部的蚀刻。较低的压强增加了平均自由程，使得更多的蚀刻剂行进到轮廓的底部。当蚀刻过程中压强渐降的底端足够低，那么在本发明的实施例中，压强保持在较低的压强，但不在过蚀刻过程中进一步渐降。较低的压强还有助于避免在掩膜上沉积过多的聚合物，过多的聚合物会导致通孔封闭和造成蚀刻停止。
在该示例的过蚀刻配方中，用NF3/CH3F气体比控制蚀刻对沉积比和掩膜选择比。另外，CH4气体是保护掩膜和减少掩膜削面（faceting）的钝化添加物。通过氟和碳的比例控制沉积的量。CH3F/CH4的比作为控制从CFx、CHx类聚合物到含更多C-C类富碳聚合物的沉积质量的调节器，C-C类富碳聚合物通常有更高的抗蚀刻性。优选地，NF3/CH3F的流率比为3:1-1:3。
在过蚀刻过程中，优选晶片温度为至少20℃。较高温度减少聚合物沉积在蚀刻轮廓的底部，以避免轮廓封口和蚀刻停止。不受理论的限制，过蚀刻化学组成更有聚合性，因为在过蚀刻化学组成中的聚合添加剂不像CH2F2在主蚀刻过程中蚀刻氧化硅那样用来蚀刻氧化硅。反而，过蚀刻更多地依赖氟来蚀刻。在过蚀刻中使用的聚合添加剂，相反地主要形成聚合物保护层以保护掩膜。由于在过蚀刻过程中，深宽比高，聚合物并未到达蚀刻特征的底部。因此在蚀刻轮廓的顶部比在蚀刻轮廓的底部提供更多的聚合物保护，使蚀刻轮廓的底部得到蚀刻和加宽，而蚀刻轮廓的顶部未得到加宽。之前的蚀刻配方会在更高的压强下使用更低聚合性的化学组成。
优选地，过蚀刻过程提供的偏压介于频率100kHz和1MHz之间。更优选地，提供的偏压介于频率300kHz到500kHz之间。最优选地，提供的偏压频率约400kHz。优选偏压保持在500伏到700伏之间。该电压范围优选为保持蚀刻并避免对掩膜过多地溅射。
在主蚀刻和过蚀刻两过程中，优选地，TCP线圈310提供RF功率为1000瓦到2500瓦之间。更优选地，TCP线圈310提供介于1500瓦到2000瓦之间的RF功率。增加TCP功率有益于提高蚀刻速率直至达到极限。在该示例中，在2000瓦的TCP发现极限。还发现，本发明在双层的氧化硅和多晶硅层之间有轻微扇形。主蚀刻之后进行过蚀刻以蚀刻至少十六个双层的创新的单步骤工艺，比提供至少十六个循环以蚀刻十六个双层的工艺具有优势，其中每个循环包含多晶硅蚀刻步骤和氧化物蚀刻步骤。其一个优势在于蚀刻至少十六个双层的创新的单步骤具有较高的产量，较好的可协调性，和较好的顶部轮廓控制。
在本发明的其它实施例中，其它步骤可发生所述该主蚀刻和所述过蚀刻步骤之间。例如，一个或多个另外的蚀刻步骤可发生在该主蚀刻和该过蚀刻步骤之间。此类另外的蚀刻步骤可为在该主蚀刻和该过蚀刻步骤之间的过渡步骤。此类过渡步骤可兼有该主蚀刻和该过蚀刻步骤的特征。
在本发明的其它实施例中，每个双层可包含氧化硅层和氮化硅层。在其它实施例中，所述双层可包含一个或者多个另外层，因此所述双层可有三层或者四层。
尽管已经根据多个优选的实施例对本发明进行了说明，但存在落在本发明的范围内的改动、置换和各种替代的等同方案。还应当注意的是，存在实现本发明的方法和装置的多种可选方式。因此，目的在于随附的权利要求书被解释为包含落在本发明的主旨和范围内的全部这些改动、置换和各种替代的等同方案。

Claims (19)

1.一种用于在等离子体处理腔室中在形成晶片上的堆叠的多个硅基双层上蚀刻特征的方法，所述方法包括：
使主蚀刻气体流入所述等离子体处理腔室中；
使所述主蚀刻气体形成等离子体，同时提供第一压强；
保持晶片温度低于20℃；
当等离子体蚀刻穿所述多个硅基双层中的多个时，使所述压强渐变到低于所述第一压强的第二压强；以及
在所述多个双层中的第一多个蚀刻后停止所述主蚀刻气体的流动。
2.如权利要求1所述的方法，其中，所述主蚀刻气体包括氟碳化合物和NF3。
3.如权利要求2所述的方法，其中，所述保持所述晶片温度保持晶片温度低于10℃。
4.如权利要求3所述的方法，其中，所述第一压强介于30毫托到60毫托之间。
5.如权利要求4所述的方法，其中，所述氟碳化合物为氢氟碳化合物。
6.如权利要求5所述的方法，其中，所述使所述主蚀刻气体形成等离子体包含提供感应耦合功率到放置在所述晶片的第一面上的上部功率源并提供偏置功率到在与所述晶片的所述第一面相反的所述晶片的第二面上的底电极，其中，所述偏置功率的频率介于100kHz和1MHz之间。
7.如权利要求6所述的方法，其中，每个硅基双层包括多晶硅层和氧化硅层。
8.如权利要求7所述的方法，其中，有至少16个双层，且其中所述第一多个有至少12个双层，且其中所述渐变在所述12个双层蚀刻中提供至少六个不同的压强。
9.如权利要求8所述的方法，其中，所述蚀刻特征是深宽比为至少20:1的通孔。
10.如权利要求9所述的方法，还包括在所述停止所述主蚀刻气体的流动后用于蚀刻剩余未蚀刻双层的过蚀刻，其中，所述过蚀刻包括：
使过蚀刻气体流入所述等离子体处理腔室中，所述过蚀刻气体比所述主蚀刻气体更具聚合性且包含NF3；
使所述过蚀刻气体形成等离子体；以及
停止所述过蚀刻气体的流动。
11.如权利要求10所述的方法，其中，所述过蚀刻还包括相对所述主蚀刻提高所述晶片温度。
12.如权利要求11所述的方法，其中，所述过蚀刻还包括相对所述主蚀刻降低所述压强。
13.如权利要求1所述的方法，其中，所述保持所述晶片温度保持晶片温度低于10℃。
14.如权利要求1所述的方法，其中，所述第一压强介于30毫托到60毫托之间。
15.如权利要求1所述的方法，其中，所述氟碳化合物为氢氟碳化合物。
16.如权利要求1所述的方法，其中，所述使所述主蚀刻气体形成等离子体包含提供感应耦合功率到放置在所述晶片的第一面上的上部功率源并提供偏置功率到在与所述晶片的所述第一面相反的所述晶片的第二面上的底电极，其中，所述偏置功率的频率介于100kHz和1MHz之间。
17.如权利要求1所述的方法，其中，每个硅基双层包括多晶硅层和氧化硅层。
18.如权利要求1所述的方法，其中，有至少16个双层，且其中所述第一多个为至少12个双层，且其中所述渐变在所述12个双层蚀刻中提供至少六个不同的压强。
19.一种用于在等离子体处理腔室中在形成在晶片上的堆叠的多个硅基双层上蚀刻特征的方法，所述方法包括：
使包括氟碳化合物和NF3的主蚀刻气体流入所述等离子体处理腔室中；
使所述主蚀刻气体形成等离子体，同时提供介于30毫托到60毫托之间的第一压强；
保持晶片温度低于10℃；
当所述等离子体蚀刻穿所述多个硅基双层中的多个时，渐变所述压强到低于所述第一压强的第二压强；以及，
在蚀刻所述多个双层中的第一多个后停止所述主蚀刻气体的流动。
CN201210326111.2A 2011-09-06 2012-09-05 3d闪存结构的蚀刻工艺 Active CN102983052B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/226,087 US8598040B2 (en) 2011-09-06 2011-09-06 ETCH process for 3D flash structures
US13/226,087 2011-09-06

Publications (2)

Publication Number Publication Date
CN102983052A true CN102983052A (zh) 2013-03-20
CN102983052B CN102983052B (zh) 2015-09-02

Family

ID=47753488

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210326111.2A Active CN102983052B (zh) 2011-09-06 2012-09-05 3d闪存结构的蚀刻工艺

Country Status (6)

Country Link
US (1) US8598040B2 (zh)
JP (1) JP6219558B2 (zh)
KR (1) KR101979957B1 (zh)
CN (1) CN102983052B (zh)
SG (1) SG188723A1 (zh)
TW (1) TWI559393B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425242A (zh) * 2013-08-26 2015-03-18 东京毅力科创株式会社 半导体器件的制造方法
CN104793289A (zh) * 2014-01-21 2015-07-22 秦政坤 有机聚合物等离子刻蚀工艺误差对器件影响的补偿方法
CN105374756A (zh) * 2014-08-08 2016-03-02 东京毅力科创株式会社 多层膜的蚀刻方法
CN105374737A (zh) * 2014-08-25 2016-03-02 中微半导体设备(上海)有限公司 抑制刻蚀过程中孔底部出现缺口的方法、孔的形成方法
CN105390387A (zh) * 2014-08-29 2016-03-09 东京毅力科创株式会社 蚀刻方法
CN107452611A (zh) * 2016-05-20 2017-12-08 Spts科技有限公司 用于等离子体蚀刻工件的方法及装置
CN109599318A (zh) * 2017-09-13 2019-04-09 朗姆研究公司 多态等离子体晶片处理以增强离子的方向性
CN111154490A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 刻蚀气体、刻蚀方法及3d存储器件制造方法
CN111418046A (zh) * 2017-11-30 2020-07-14 朗姆研究公司 氧化硅氮化硅堆叠件楼梯踏步式蚀刻

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2013118660A1 (ja) * 2012-02-09 2015-05-11 東京エレクトロン株式会社 半導体製造装置の製造方法及び半導体製造装置
US9299574B2 (en) * 2013-01-25 2016-03-29 Applied Materials, Inc. Silicon dioxide-polysilicon multi-layered stack etching with plasma etch chamber employing non-corrosive etchants
US9129911B2 (en) 2013-01-31 2015-09-08 Applied Materials, Inc. Boron-doped carbon-based hardmask etch processing
US20140342570A1 (en) * 2013-05-16 2014-11-20 Applied Materials, Inc. Etch process having adaptive control with etch depth of pressure and power
JP6211947B2 (ja) 2013-07-31 2017-10-11 東京エレクトロン株式会社 半導体装置の製造方法
US9018103B2 (en) * 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
JP6267953B2 (ja) 2013-12-19 2018-01-24 東京エレクトロン株式会社 半導体装置の製造方法
JP6277004B2 (ja) * 2014-01-31 2018-02-07 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP6230930B2 (ja) * 2014-02-17 2017-11-15 東京エレクトロン株式会社 半導体装置の製造方法
JP6289996B2 (ja) 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
CN105336570A (zh) * 2014-07-14 2016-02-17 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法
US20160020119A1 (en) * 2014-07-16 2016-01-21 Macronix International Co., Ltd. Method of Controlling Recess Depth and Bottom ECD in Over-Etching
US9449821B2 (en) * 2014-07-17 2016-09-20 Macronix International Co., Ltd. Composite hard mask etching profile for preventing pattern collapse in high-aspect-ratio trenches
JP6423643B2 (ja) * 2014-08-08 2018-11-14 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6339961B2 (ja) 2015-03-31 2018-06-06 東京エレクトロン株式会社 エッチング方法
JP6339963B2 (ja) 2015-04-06 2018-06-06 東京エレクトロン株式会社 エッチング方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
US9613824B2 (en) 2015-05-14 2017-04-04 Tokyo Electron Limited Etching method
JP6541439B2 (ja) * 2015-05-29 2019-07-10 東京エレクトロン株式会社 エッチング方法
JP6494424B2 (ja) * 2015-05-29 2019-04-03 東京エレクトロン株式会社 エッチング方法
KR20170002764A (ko) 2015-06-29 2017-01-09 삼성전자주식회사 반도체 소자의 제조 방법
US9613979B2 (en) 2015-07-16 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP6557588B2 (ja) * 2015-12-04 2019-08-07 株式会社日立ハイテクノロジーズ ドライエッチング方法
US9997374B2 (en) * 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
JP6604911B2 (ja) * 2016-06-23 2019-11-13 東京エレクトロン株式会社 エッチング処理方法
US9997366B2 (en) * 2016-10-19 2018-06-12 Lam Research Corporation Silicon oxide silicon nitride stack ion-assisted etch
JP6945388B2 (ja) 2017-08-23 2021-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
JP6883495B2 (ja) 2017-09-04 2021-06-09 東京エレクトロン株式会社 エッチング方法
JP2019096666A (ja) * 2017-11-20 2019-06-20 東京エレクトロン株式会社 エッチング方法及びこれを用いた窪みパターンの埋め込み方法
TWI819233B (zh) * 2019-08-15 2023-10-21 美商應用材料股份有限公司 非共形膜的選擇性蝕刻臨界尺寸控制
JP7403314B2 (ja) * 2019-12-26 2023-12-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP2023513771A (ja) * 2020-02-13 2023-04-03 ラム リサーチ コーポレーション 無限選択性を有する高アスペクト比エッチング
US11688609B2 (en) * 2020-05-29 2023-06-27 Tokyo Electron Limited Etching method and plasma processing apparatus
JP2023109497A (ja) 2022-01-27 2023-08-08 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP2023109496A (ja) 2022-01-27 2023-08-08 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1723549A (zh) * 2002-10-11 2006-01-18 兰姆研究有限公司 增强等离子体蚀刻性能的方法
CN101057320A (zh) * 2004-09-03 2007-10-17 兰姆研究有限公司 具有均匀性控制的蚀刻
US20080067583A1 (en) * 2006-09-15 2008-03-20 Masaru Kidoh Nonvolatile semiconductor memory device and manufacturing method thereof
CN101339903A (zh) * 2007-06-27 2009-01-07 应用材料股份有限公司 用于高温蚀刻高-k材料栅结构的方法
US20100297849A1 (en) * 2009-05-22 2010-11-25 Masatoshi Miyake Plasma etching method for etching an object

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62232925A (ja) * 1986-04-03 1987-10-13 Sony Corp Ｓｉのエツチングガス
US5827437A (en) * 1996-05-17 1998-10-27 Lam Research Corporation Multi-step metallization etch
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
EP1019958B1 (de) * 1997-09-24 2003-04-23 Infineon Technologies AG Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat
US6312616B1 (en) * 1998-12-03 2001-11-06 Applied Materials, Inc. Plasma etching of polysilicon using fluorinated gas mixtures
US6303513B1 (en) * 1999-06-07 2001-10-16 Applied Materials, Inc. Method for controlling a profile of a structure formed on a substrate
JP4343379B2 (ja) * 2000-02-24 2009-10-14 キヤノンマーケティングジャパン株式会社 基板処理方法および基板処理装置ならびにデバイス製造方法
JP4653395B2 (ja) * 2000-09-29 2011-03-16 株式会社日立製作所 プラズマ処理装置
US6969568B2 (en) * 2004-01-28 2005-11-29 Freescale Semiconductor, Inc. Method for etching a quartz layer in a photoresistless semiconductor mask
US7459100B2 (en) * 2004-12-22 2008-12-02 Lam Research Corporation Methods and apparatus for sequentially alternating among plasma processes in order to optimize a substrate
JP4663368B2 (ja) * 2005-03-28 2011-04-06 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
JP4450245B2 (ja) * 2007-06-07 2010-04-14 株式会社デンソー 半導体装置の製造方法
JP5376789B2 (ja) * 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP5710267B2 (ja) * 2007-12-21 2015-04-30 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ シリコン構造体の製造及びプロファイル制御を伴うシリコンディープエッチング
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
JP2011124239A (ja) * 2008-03-31 2011-06-23 Daikin Industries Ltd ドライエッチングガス及びそれを用いたドライエッチング方法
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
JP2010177652A (ja) * 2009-02-02 2010-08-12 Toshiba Corp 半導体装置の製造方法
DE102010038736A1 (de) * 2010-07-30 2012-02-02 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zum Steuern der kritischen Abmessungen von Gräben in einem Metallisierungssystem eines Halbleiterbauelements während des Ätzens einer Ätzstoppschicht

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1723549A (zh) * 2002-10-11 2006-01-18 兰姆研究有限公司 增强等离子体蚀刻性能的方法
CN101057320A (zh) * 2004-09-03 2007-10-17 兰姆研究有限公司 具有均匀性控制的蚀刻
US20080067583A1 (en) * 2006-09-15 2008-03-20 Masaru Kidoh Nonvolatile semiconductor memory device and manufacturing method thereof
CN101339903A (zh) * 2007-06-27 2009-01-07 应用材料股份有限公司 用于高温蚀刻高-k材料栅结构的方法
US20100297849A1 (en) * 2009-05-22 2010-11-25 Masatoshi Miyake Plasma etching method for etching an object

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425242B (zh) * 2013-08-26 2017-04-12 东京毅力科创株式会社 半导体器件的制造方法
CN104425242A (zh) * 2013-08-26 2015-03-18 东京毅力科创株式会社 半导体器件的制造方法
CN104793289B (zh) * 2014-01-21 2019-05-10 吉林师范大学 有机聚合物等离子刻蚀工艺误差对器件影响的补偿方法
CN104793289A (zh) * 2014-01-21 2015-07-22 秦政坤 有机聚合物等离子刻蚀工艺误差对器件影响的补偿方法
CN105374756A (zh) * 2014-08-08 2016-03-02 东京毅力科创株式会社 多层膜的蚀刻方法
CN105374737A (zh) * 2014-08-25 2016-03-02 中微半导体设备(上海)有限公司 抑制刻蚀过程中孔底部出现缺口的方法、孔的形成方法
CN105374737B (zh) * 2014-08-25 2019-02-26 中微半导体设备(上海)有限公司 抑制刻蚀过程中孔底部出现缺口的方法、孔的形成方法
CN105390387A (zh) * 2014-08-29 2016-03-09 东京毅力科创株式会社 蚀刻方法
CN105390387B (zh) * 2014-08-29 2018-12-18 东京毅力科创株式会社 蚀刻方法
CN107452611A (zh) * 2016-05-20 2017-12-08 Spts科技有限公司 用于等离子体蚀刻工件的方法及装置
CN107452611B (zh) * 2016-05-20 2023-02-28 Spts科技有限公司 用于等离子体蚀刻工件的方法及装置
CN109599318A (zh) * 2017-09-13 2019-04-09 朗姆研究公司 多态等离子体晶片处理以增强离子的方向性
CN109599318B (zh) * 2017-09-13 2023-10-27 朗姆研究公司 多态等离子体晶片处理以增强离子的方向性
CN111418046A (zh) * 2017-11-30 2020-07-14 朗姆研究公司 氧化硅氮化硅堆叠件楼梯踏步式蚀刻
CN111154490A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 刻蚀气体、刻蚀方法及3d存储器件制造方法

Also Published As

Publication number Publication date
US20130059450A1 (en) 2013-03-07
TW201330088A (zh) 2013-07-16
TWI559393B (zh) 2016-11-21
KR101979957B1 (ko) 2019-05-17
JP6219558B2 (ja) 2017-10-25
KR20130026996A (ko) 2013-03-14
US8598040B2 (en) 2013-12-03
SG188723A1 (en) 2013-04-30
JP2013080909A (ja) 2013-05-02
CN102983052B (zh) 2015-09-02

Similar Documents

Publication Publication Date Title
CN102983052B (zh) 3d闪存结构的蚀刻工艺
KR101941827B1 (ko) 실리콘 식각을 위한 무기의 급속 교번 프로세스
US9018098B2 (en) Silicon etch with passivation using chemical vapor deposition
US10157750B2 (en) Plasma processing method and plasma processing apparatus
KR101711671B1 (ko) 플라즈마 강화된 산화를 이용하여 패시베이션을 갖는 실리콘 에칭
CN103258729B (zh) 硅结构的制造和带有形貌控制的深硅蚀刻
JP2020529732A (ja) 周期的な不動態化およびエッチングを使用する高アスペクト比の選択的横方向エッチング
CN101971291B (zh) 双掩模自对准双图案化技术(SaDPT)工艺
KR101528947B1 (ko) 유전체 에칭에서의 프로파일 제어
KR20110003465A (ko) 포토레지스트 스트립핑 동안 로우-ｋ 재료에 대한 손상 감소
CN104347341A (zh) 用于蚀刻的快速气体切换
CN107919264A (zh) 有关有机掩模的用于选择性地蚀刻氧化硅的方法
CN107768233A (zh) 用于半导体处理的硅基沉积
TW201304001A (zh) 高蝕刻速率之提供方法
TW201401364A (zh) 用於平滑側壁快速交替式蝕刻程序之受控氣體混合
KR20160113980A (ko) 계단 구조체들을 형성하기 위한 방법
CN111418046A (zh) 氧化硅氮化硅堆叠件楼梯踏步式蚀刻
CN102903609A (zh) 通过Ar溅射进行硬质掩膜CD控制的方法
TW201338035A (zh) 絕緣層上矽蝕刻
KR20190082970A (ko) 유기 층 에칭시 수직 프로파일들을 생성하기 위한 방법
KR20200118354A (ko) 반도체 프로세싱을 위한 실리콘-기반 증착

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant