CN111418046A - 氧化硅氮化硅堆叠件楼梯踏步式蚀刻 - Google Patents

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Abstract

提供了一种用于在衬底上的堆叠件中形成楼梯踏步式结构的方法。所述方法包括至少一个楼梯踏步循环。每个楼梯踏步循环包括：修整所述掩模并且蚀刻所述堆叠件。在多个循环中提供蚀刻所述堆叠件，其中每个循环包括：刻蚀SiO2层以及蚀刻SiN层。刻蚀SiO2层包括：使SiO2蚀刻气体流入所述等离子体处理室，其中，所述SiO2蚀刻气体包括SF6和NF3中的至少一种、氢氟烃以及惰性轰击气体；由所述SiO2蚀刻气体产生等离子体；提供偏置以及停止所述SiO2层蚀刻。所述蚀刻SiN层包括：使SiN蚀刻气体流入所述等离子体处理室，所述SiN蚀刻气体包含氢氟烃和氧；由所述SiN蚀刻气体产生等离子体；提供偏置；以及停止所述SiN层蚀刻。

Description

氧化硅氮化硅堆叠件楼梯踏步式蚀刻
相关申请的交叉引用
本申请要求2017年11月30日提交的美国临时申请No.62/593,082的优先权的权益，其全部内容通过引用并入本文以用于所有目的。
技术领域
本公开涉及半导体器件的形成。更具体地，本公开涉及楼梯踏步式半导体器件的形成。
背景技术
在半导体晶片处理期间，有时需要楼梯踏步式特征。例如，在3D闪存设备中，多个单元以链格式堆叠在一起，以节省空间并增加包装密度。楼梯踏步式结构允许与每个栅极层电接触。这样的楼梯踏步式结构可以由多个氧化硅(SiO2)和氮化硅(SiN)的交替层形成，其中这种堆叠件被称为ONON堆叠件。除了楼梯踏步式半导体器件之外，ONON堆叠件还可用于形成其他半导体器件。
发明内容
为了实现前述内容并且根据本公开的目的，提供了一种用于在等离子体处理室中的衬底上的堆叠件中形成楼梯踏步式结构的方法，其中，所述堆叠件包括在掩模下的多个氧化硅和氮化硅双层。所述方法包括至少一个楼梯踏步循环。每个楼梯踏步循环包括：修整所述掩模并且蚀刻所述堆叠件。在多个循环中执行蚀刻所述堆叠件，其中每个循环包括：刻蚀SiO2层以及蚀刻SiN层。刻蚀SiO2层包括：使SiO2蚀刻气体流入所述等离子体处理室，其中，所述SiO2蚀刻气体包括六氟化硫(SF6)和三氟化氮(NF3)中的至少一种、氢氟烃以及惰性轰击气体；由所述SiO2蚀刻气体产生等离子体；提供偏置以及停止所述SiO2层蚀刻。所述蚀刻SiN层包括：使SiN蚀刻气体流入所述等离子体处理室，其中，所述SiN蚀刻气体包含氢氟烃和氧；由所述SiN蚀刻气体产生等离子体；提供偏置；以及停止所述SiN层蚀刻。
本发明的这些特征和其它特征将在下面在本发明的详细描述中并结合以下附图进行更详细的描述。
附图说明
在附图中以示例而非限制的方式示出了本公开，并且附图中相同的附图标记表示相似的元件，其中：
图1是可以在本公开的实施方案中使用的工艺的高级流程图。
图2A-G是根据本公开的实施方案蚀刻的堆叠件的示意性截面图。
图3是SiO2蚀刻工艺的更详细的流程图。
图4是SiN蚀刻工艺的更详细的流程图。
图5是可用于实施本公开的等离子体处理室的示意图。
图6示出了计算机系统，其适合于实现在本公开的实施方案中使用的控制器。
具体实施方案
现在将参考附图中所示的几个优选实施方案来详细描述本发明。在下面的描述中，阐述了许多具体细节以便提供对本发明的彻底理解。然而，对于本领域技术人员显而易见的是，本发明可以在没有这些具体细节中的一些或全部的情况下实施。在其他情况下，未详细描述公知的工艺步骤和/或结构，以免不必要地使本发明不清楚。
蚀刻氧化硅(SiO2)和氮化硅(SiN)双层堆叠件的传统方法是在第一工艺中使用SiO2层作为掩模来蚀刻SiN层，然后在第二工艺中使用SiN作为掩模来蚀刻SiO2层。由于SiN层用作蚀刻SiO2层的掩模，反之亦然，因此选择性必须非常高。为了提供期望的选择性，先前的方法产生了足够的聚合物以引起蚀刻堆叠件侧壁的锥形化(tapering)。
三维“非与”(3D NAND)阶梯蚀刻是重要的工艺。该行业正朝着96个SiO2和SiN双层及更多双层的堆叠方向发展。此工艺需要快速的生产以降低成本。然而，在各种参数之间总是存在折衷，这些参数包括例如轮廓角、线边缘粗糙度(LER)、蚀刻选择性和生产量。如何在保持多个双层的竖直轮廓角、良好的LER和自由的圆化/刻面化的同时缩短处理时间变得非常具有挑战性。
为了便于理解，图1是可以在本公开的实施方案中使用的过程的高级流程图。该实施方案用于在堆叠中形成阶梯结构。在交替的SiO2和SiN(ONON)层的堆叠件上形成有机掩模(步骤104)。
图2A是包括形成在晶片208上方的多层存储器堆叠件204的堆叠件200的截面图。在该实施方案中，多个存储器堆叠件中的每个存储器堆叠件由形成ONON堆叠件的SiN层212和在其顶部的SiO2层216的双层形成。在存储器堆叠件204上方形成掩模220(步骤104)。掩模220可以是使用旋涂工艺和光刻图案化形成的光致抗蚀剂掩模。在替代方案中，掩模220可为旋涂在有机层上或以其他方式施加的有机层，而无需光刻图案化。
修整掩模220(步骤108)。如果掩模220是有机掩模，则可以使用有机修整工艺来修整掩模220。图2B是在掩模220已经被修整之后的堆叠件200的截面图。
在修整掩模220(步骤108)之后，提供蚀刻SiO2层(步骤112)和蚀刻SiN层(步骤116)的多个循环。图3是刻蚀SiO2层(步骤112)的更详细的流程图。SiO2蚀刻气体流入处理室(步骤304)。SiO2蚀刻气体包括六氟化硫(SF6)和三氟化氮(NF3)中的至少一种、氢氟烃以及惰性轰击气体。在该示例中，SiO2蚀刻气体主要由10至100标准立方厘米每分钟(sccm)SF6、50-250sccm氟仿(CHF3)、100-500sccm氦气(He)和10-200sccm NF3组成。CHF3是氢氟烃。He是惰性轰击气体。将SiO2蚀刻气体形成等离子体(步骤308)。电感耦合射频(RF)功率以13.56兆赫兹(MHz)提供，具有至少2000瓦的功率。提供小于150伏(V)的低偏压(步骤312)，以引起氦离子的离子轰击，从而激活堆叠件的表面以进行离子辅助蚀刻，其中原位等离子体蚀刻堆叠件的已激活表面。提供10至20毫托(mTorr)的室压强。5秒钟后停止蚀刻工艺。可通过停止SiO2蚀刻气体的流动来停止蚀刻工艺(步骤316)。此外，可以停止RF功率。图2C是堆叠件200中的顶部SiO2层216已经被蚀刻(步骤112)之后的堆叠件200的截面图。单独的SiO2配方的益处在于，SiO2配方具有贫氧化物蚀刻化学品。贫氧化物蚀刻化学品提供竖直的ONON蚀刻轮廓。
在完成对顶部SiO2层216的蚀刻之后(步骤112)，对顶部SiN层212进行蚀刻(步骤116)。图4是蚀刻SiN层(步骤116)的更详细的流程图。SiN蚀刻气体流入处理室(步骤404)。SiN蚀刻气体包括氢氟烃和氧气(O2)。在该示例中，SiN蚀刻气体主要由50至150sccm的四氟化碳(CF4)、50至200sccm的氟甲烷(CH3F)和50至150sccm的O2组成。CH3F是氢氟烃。使SiN蚀刻气体形成为等离子体(步骤408)。电感耦合RF功率在13.56MHz下提供，功率至少为2000瓦。提供150至400伏的偏压(步骤412)。提供30至100mTorr的室压强。5秒钟后停止蚀刻工艺。可通过停止SiN蚀刻气体的流动来停止蚀刻工艺(步骤416)。此外，可停止RF功率。图2D是在堆叠件200中的顶部SiN层212已经被蚀刻(步骤116)之后的堆叠件200的截面图。由于蚀刻是选择性的，所以SiO2层216用作蚀刻停止层。顶部SiO2层216可以用作蚀刻掩模。
重复(步骤120)对SiO2层216的蚀刻(步骤112)和对SiN层212的蚀刻(步骤116)两次。图2E是对SiO2层216的蚀刻(步骤112)和对SiN层212的蚀刻(步骤116)重复(步骤120)两次之后的堆叠件200的截面图。高度为三个双层的第一踏步224已经被蚀刻。
楼梯未完成(步骤124)，并且工艺返回至修整掩模的步骤(步骤108)。修整有机掩模的配方的示例提供30至400mTorr之间的压强。使修整气体流入处理室，其中修整气体为1000sccm O2、40sccm N2和50sccm C4F6或NF3。修整气体形成等离子体。修整完成后，修整气体将停止。图2F是在修整了掩模220之后的堆叠件200的截面图。
蚀刻SiO2层216(步骤112)和蚀刻SiN层212(步骤116)的步骤循环执行三次。完成本实施方案中的楼梯踏步式蚀刻(步骤124)。图2G是在已经蚀刻了第二楼梯踏步228之后的堆叠件200的截面图。在该示例中，蚀刻三层SiO2和SiN以形成第二踏步228，同时加深第一踏步224。第一踏步224的加深在不使用掩模的情况下蚀刻第一踏步并提供竖直的侧壁和拐角，而没有刻面化。
完整的楼梯相对于以比其他工艺更快的方式使用其他工艺创建的楼梯提供了改进的结构。与使用使用更多聚合物以增加选择性的工艺相比，上述实施方案具有更小的锥度。因为该工艺使用低偏置来蚀刻每个双层中的至少一层，所以减少了刻面和拐角的圆化。通常，较低的偏置将导致较低的生产量。然而，SiO2蚀刻气体和SiN蚀刻气体的化学性质能够以低偏置提供高产量。另外，较高的偏置可用于仅蚀刻双层中的一层。另外，该实施方案减小了线边缘的粗糙度。由于该实施方案中的每个步骤是三个双层，因此在该实施方案中，堆叠件具有至少六个SiO2和SiN双层。
在其他实施方案中，可以沿一个或多个方向(X或Y)上形成阶梯。在其他实施方案中，可以将其他特征形状蚀刻成多个氧化硅和氮化硅双层。多种实施方案减少了非楼梯踏步式结构上的拐角刻面化和侧壁蚀刻，同时增加了双层的蚀刻速率。
在其他实施方案中，第一层是氮化硅层。在多种实施方案中，可以提供后续步骤，例如去除任何剩余的掩模220。多种实施方案可以用于蚀刻高深宽比的特征，例如触点。
在多种实施方案中，SiO2蚀刻气体包括SF6或NF3中的至少一种、氢氟烃以及惰性轰击气体。在多种实施方案中，SiO2蚀刻气体是无氧的。在蚀刻SiO2层期间(步骤112)存在的氧可导致有机掩膜220在SiO2竖直蚀刻期间(步骤112)被横向蚀刻。有机掩模的横向蚀刻减少了轮廓控制。在多种实施方案中，氢氟烃可以是CH2F2、CH3F或CHF3中的至少一种。
在多种实施方案中，在蚀刻SiN层(步骤116)期间提供的偏置的幅值大于在蚀刻SiO2层(步骤112)期间的偏置的幅值。例如，在一些实施方案中，蚀刻SiN层(步骤116)具有介于150伏至400伏之间(包括150伏和400伏)的偏置幅值，并且蚀刻SiO2层(步骤112)具有小于150伏的偏置。在其他实施方案中，蚀刻SiN层(步骤116)具有介于150伏至700伏之间的偏置幅值，并且蚀刻SiO2层(步骤112)具有介于20伏至100伏之间(包括20伏和100伏)的偏置。
在多种实施方案中，在蚀刻SiN层(步骤116)期间的室压强大于在蚀刻SiO2层(步骤112)期间的室压强。例如，在一些实施方案中，蚀刻SiN层(步骤116)具有大于30mTorr的室压强，例如在30mTorr和100mTorr之间的室压强，并且蚀刻SiO2层(步骤112)具有小于20mTorr的室压强。
多种实施方案提供了快速蚀刻工艺和增加的生产量。例如，可以在不超过10秒的时间内执行对SiO2层的蚀刻(步骤112)。在多种实施方案中，可以在不超过10秒的时间内执行对SiN层的蚀刻(步骤116)。在多种实施方案中，可以在不超过5秒内执行对SiN层的蚀刻(步骤116)。在多种实施方案中，可以在不超过15秒的时间内执行对SiN和SiO2双层的蚀刻。
在多种实施方案中，蚀刻SiN层(步骤116)以范围2：1至4：1内的选择性相对于SiO2层216选择性地蚀刻SiN层212。蚀刻SiN层(步骤116)还相对于掩模220选择性地蚀刻SiN层212。在多种实施方案中，对SiO2层的蚀刻(步骤112)相对于掩模220选择性地蚀刻SiO2层216。蚀刻SiO2层(步骤112)不会相对于SiN层212选择性地蚀刻SiO2层216。使用端点控制来停止对SiO2层216的蚀刻。
在一实施方案中，堆叠件包括至少六个氧化硅和氮化硅双层。在另一实施方案中，堆叠件包括超过60个氧化硅和氮化硅双层。在以上实施方案中，每个楼梯踏步是三个双层。在其他实施方案中，每个楼梯踏步可以是三到十个双层。在这样的实施方案中，对于每个楼梯踏步，对SiO2层的蚀刻(步骤112)和对SiN层的蚀刻(步骤116)被循环重复三到十次。如果堆叠件具有超过60个双层，并且每个踏步中有三个双层，则楼梯踏步式蚀刻工艺可以重复至少20次。在这样的实施方案中，根据掩模220的厚度和蚀刻工艺的选择性，掩模220仅可用于形成约七个楼梯踏步。在这种情况下，可以每七个楼梯踏步形成新的掩模220，从而在蚀刻至少二十个楼梯踏步期间施加至少三个掩模220。
在一实施方案中，在SiN蚀刻气体的流动期间，至少一些氢氟烃从等离子体处理室的侧面沿具有平行于堆叠件的顶部的顶表面的分量的方向流动。结果，从等离子体处理室的侧面流动的氢氟烃首先在衬底208的侧面上流向衬底208的中心，其中，在该示例中，衬底208呈盘状。来自等离子体处理室顶部的氢氟烃的流量与来自等离子体处理室侧面的氢氟烃的流量的比例可以用作调节旋钮。调节旋钮使得能调节以提高工艺均匀性。在该实施方案中，氢氟烃在SiO2蚀刻气体的流动期间不从等离子体处理室的侧面流动。
图5示意性地示出了根据本发明的一个实施方案的可用于处理衬底208的等离子体处理系统500的示例。等离子体处理系统500包括等离子体反应器502，该等离子体反应器502具有由室壁562包围的等离子体处理室504。由匹配网络508调谐的等离子体功率源506向位于功率窗口512附近的变压器耦合等离子体(TCP)线圈510提供功率，以通过提供感应耦合的功率在等离子体处理室504中产生等离子体514。TCP线圈(上功率源)510可以被配置为在等离子体处理室504内产生均匀的扩散外形。例如，TCP线圈510可以被配置为在等离子体514中产生环形功率分布。设置功率窗512以使TCP线圈510与等离子体处理室504分开，同时使能量能从TCP线圈510传递至等离子体处理室504。由匹配网络518调谐的晶片偏置电压功率源516向电极520提供功率，以便在衬底208上设置偏置电压。电极520为衬底208提供卡盘，其中电极520用作静电卡盘。衬底温度控制器566可控制地连接到珀耳帖加热器/冷却器568。控制器524为等离子体电源506、衬底温度控制器566和晶片偏置电压电源516设置点。
等离子体功率源506和晶片偏置电压功率源516可以被配置为以特定的射频工作，例如以13.56MHz、27MHz、2MHz、400千赫兹(kHz)或它们的组合工作。等离子体功率源506和晶片偏置电压功率源516可以适当地确定大小以提供一定范围的功率，以实现期望的处理性能。例如，在本发明的一实施方案中，等离子体功率源506可以提供50到5000瓦范围内的功率，并且晶片偏置电压功率源516可以提供在20到1500V范围内的偏置电压。另外，TCP线圈510和/或电极520可以包括两个或更多个子线圈或子电极，所述子线圈或子电极可以由单个功率源提供功率或由多个功率源提供功率。
如图5所示，等离子体处理系统500还包括气体源530。气体源530将气体或远程等离子体提供给中心进给件536和侧进给件538。中心进给件536和侧进给件538为喷嘴形式。中心进给件536大致位于衬底208的中心上方。侧进给件538可以是一个或多个喷嘴，其相比于衬底208的中心更靠近衬底208的侧面定位。中心进给件536提供具有更多的竖直分量的气体。竖直分量垂直于衬底208的表面，如箭头V所示。侧进给件538具有比中心进给件更多的水平分量。水平分量平行于衬底208的表面，如箭头H所示。如图所示，来自侧进给件538的气体从衬底208的侧面流向衬底208的中心。处理气体和副产物通过压强控制阀542和泵544从等离子体处理室504中去除，压强控制阀542和泵544还用于维持等离子体处理室504内的特定压强。气体源530通过控制器524控制。可使用加利福尼亚州弗里蒙特市朗姆研究公司(Lam Research Corp.)的Kiyo来实施本发明的实施方案。
图6是示出了计算机系统600的高级框图，该计算机系统600适于实现在本公开的实施方案中使用的控制器524。计算机系统可以具有多种物理形式，其范围从集成电路、印刷电路板以及小型手持设备到巨型超级计算机。计算机系统600包括一个或者多个处理器602，并且进一步可以包括电子显示装置604(用于显示图形、文本以及其他数据)、主存储器606(例如，随机存储器(RAM))、存储设备608(例如，硬盘驱动器)、可移动存储设备610(例如，光盘驱动器)、用户接口设备612(例如，键盘、触摸屏、小键盘、鼠标或者其他定位装置等)以及通信接口614(例如，无线网络接口)。通信接口614使得软件和数据能通过链路在计算机系统600和外部设备之间传输。系统还可以包括通信基础设施616(例如，通信总线、交叉杆(cross-over bar)、或者网络)，前述的设备/模块被连接于该通信基础设施616。
经由通信接口614传输的信息可以是能通过通信链路由通信接口614接收的信号的形式，所述信号是例如电子的、电磁的、光的、或者其他的信号，所述通信链路携带信号并且可以是使用电线或电缆、光纤、电话线、蜂窝电话链路、射频链路、和/或其他通信通道实现的通信链路。利用这样的通信接口，可预期，一个或者多个处理器602可以自网络接收信息或者可以在实施上述方法步骤的过程中向网络输出信息。另外，方法实施方案可以仅在处理器上执行或者可以与远程处理器结合在诸如因特网之类的网络上执行，所述远程处理器共享部分处理。
术语“非暂态计算机可读介质”一般用来指诸如主存储器、辅助存储器、移动存储装置、以及存储设备(例如硬盘、闪存、硬盘驱动存储器、CD-ROM以及其他形式的永久性存储器)之类的介质，并且不得被解释为涵盖诸如载波或者信号之类的暂时性的标的物。计算机代码的示例包括机器代码，例如由编译器产生的机器代码，以及包括使用解释器由计算机执行的更高级代码的文件。计算机可读介质还可以是通过体现在载波中的计算机数据信号传输并且表示为可由处理器执行的指令序列的计算机代码。
控制器524用于提供流过中心进给件536的氢氟烃的流量和流过侧进给件538的氢氟烃的流量的调节比率。该调节使得能控制氢氟烃的垂直于衬底208的表面的流量与平行于衬底208的表面的氢氟烃的流量的比率。
虽然已经根据几个优选实施方案描述了本发明，但是存在落在本发明的范围内的改变、置换和各种替代等同方案。还应当注意，存在实现本发明的方法和装置的许多替代方式。因此，以下所附权利要求旨在被解释为包括落在本发明的真实精神和范围内的所有这样的改变、置换和各种替代等同方案。

Claims (15)

1.一种用于在等离子体处理室中的衬底上的堆叠件中形成楼梯踏步式结构的方法，其中，所述堆叠件包括在掩模下的多个氧化硅和氮化硅双层，所述方法包括至少一个楼梯踏步循环，其中每个楼梯踏步循环包括：
修整所述掩模；以及
在多个循环中蚀刻所述堆叠件，其中每个循环包括：
刻蚀SiO2层，其包括：
使SiO2蚀刻气体流入所述等离子体处理室，其中，所述SiO2蚀刻气体包括SF6和NF3中的至少一种、氢氟烃以及惰性轰击气体。
由所述SiO2蚀刻气体产生等离子体；
提供偏置；以及
停止所述SiO2层蚀刻；以及
蚀刻SiN层，其中，相对于所述SiO2层和所述掩模选择性地蚀刻所述SiN层，其包括：
使SiN蚀刻气体流入所述等离子体处理室，其中，所述SiN蚀刻气体包含氢氟烃和氧；
由所述SiN蚀刻气体产生等离子体；
提供偏置；以及
停止所述SiN层蚀刻。
2.根据权利要求1所述的方法，其中，所述SiO2蚀刻气体是无氧的。
3.根据权利要求1所述的方法，其中，所述方法包括至少二十个楼梯踏步循环。
4.根据权利要求1所述的方法，其中，所述惰性轰击气体是He。
5.根据权利要求1所述的方法，其中，所述SiN蚀刻气体中的所述氢氟烃是CH2F2、CH3F和CHF3中的至少一种。
6.根据权利要求1所述的方法，其中，在对所述SiN层的所述蚀刻期间的所述偏置的幅值大于或等于在对所述SiO2层的蚀刻期间的所述偏置的幅值。
7.根据权利要求1所述的方法，其中，在对所述SiN层的所述蚀刻期间的偏置具有介于150伏至400伏之间并且包括150伏和400伏的幅值，并且，在对所述SiO2层的所述蚀刻期间的偏置具有小于150伏的幅值。
8.根据权利要求1所述的方法，其还包括在对所述SiN层的所述蚀刻期间提供大于30mTorr的压强，以及在对所述SiO2层的所述蚀刻期间提供小于20mTorr的压强。
9.根据权利要求1所述的方法，其中，对于每个循环，所述蚀刻所述SiN层小于10秒，并且对于每个循环，所述蚀刻所述SiO2层小于10秒。
10.根据权利要求1所述的方法，其中，所述蚀刻所述堆叠件包括三至十个循环。
11.根据权利要求1所述的方法，其中，所述堆叠件包括超过60个的双层。
12.根据权利要求1所述的方法，其中，所述使SiN蚀刻气体流入所述等离子体处理室中使所述氢氟烃流过中心进给件和侧进给件，其中所述中心进给件包括一个或多个喷嘴，并且所述侧进给件包括相比所述衬底的中心更靠近所述衬底的侧面的一个或多个喷嘴。
13.根据权利要求12所述的方法，其中，所述侧进给件的所述一个或多个喷嘴使氢氟烃沿从所述衬底的侧面朝向所述衬底的中心的方向流动。
14.根据权利要求1所述的方法，其中，对所述SiN层的所述蚀刻具有在2：1至4：1范围内的SiN比SiO2的蚀刻选择性。
15.根据权利要求14所述的方法，其中，所述SiO2蚀刻不相对于所述SiN层选择性地蚀刻所述SiO2层。
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Families Citing this family (1)

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Publication number Priority date Publication date Assignee Title
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030531A (ja) * 2011-07-27 2013-02-07 Central Glass Co Ltd ドライエッチング剤
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
JP2014036148A (ja) * 2012-08-09 2014-02-24 Tokyo Electron Ltd 多層膜をエッチングする方法、及びプラズマ処理装置
US8980761B2 (en) * 2012-10-03 2015-03-17 Applied Materials, Inc. Directional SIO2 etch using low-temperature etchant deposition and plasma post-treatment
KR20140130918A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 계단 구조를 형성하는 패터닝 방법 및 이를 이용한 반도체 소자의 제조방법
US9070447B2 (en) * 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US10109496B2 (en) * 2013-12-30 2018-10-23 The Chemours Company Fc, Llc Chamber cleaning and semiconductor etching gases
US9659788B2 (en) * 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
US10861693B2 (en) * 2015-12-18 2020-12-08 Applied Materials, Inc. Cleaning method

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