JP7426840B2 - エッチング方法及びプラズマ処理装置 - Google Patents

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Description

開示の実施形態は、エッチング方法及びプラズマ処理装置に関する。
３Ｄ ＮＡＮＤフラッシュメモリ等の三次元積層半導体メモリの製造には、プラズマを用いて多層膜を階段形状にエッチングする工程がある。特許文献１は、表面にマスクを形成した多層膜のエッチングと、多層膜上のマスクのトリミングとが交互に行って多層膜を階段形状にエッチングする技術を開示する。
特開２０１３－１８３０６３号公報
本開示は、面内の均一性を良好に維持してエッチングする技術を提供する。
本開示の一態様によるエッチング方法は、第１のシリコン含有膜と第２のシリコン含有膜が交互に複数積層された基板をエッチングするエッチング方法である。エッチング方法は、第１の処理ガスのプラズマによって基板の第１のシリコン含有膜をエッチングする第１のエッチング工程と、第２の処理ガスのプラズマによって基板の第２のシリコン含有膜をエッチングする第２のエッチング工程と、を含む。エッチング方法は、第１のエッチング工程から第２のエッチング工程を予め定められた回数繰り返す。
本開示によれば、面内の均一性を良好に維持してエッチングできる。
図１は、実施形態に係るプラズマ処理システムの構成の一例を示す断面図である。 図２は、実施形態に係る基板の構成の一例を模式的に示した図である。 図３は、ターゲット膜に対するイオンの入射角を示す図である。 図４Ａは、イオンの入射角とターゲット膜のエッチング量の関係の一例を示すグラフである。 図４Ｂは、イオンの入射角とターゲット膜のエッチング量の関係の一例を示すグラフである。 図５は、プラズマエッチングによる多層膜ＭＬの階段形状の変化の一例を模式的に示した図である。 図６は、実施形態に係るプラズマ方法によるエッチング結果の一例を模式的に示した図である。 図７は、実施形態に係るプラズマ方法によりエッチングされた領域を示した図である。 図８Ａは、実施形態に係るエッチング方法によりエッチングされた階段形状の一例を示す斜視図である。 図８Ｂは、従来のエッチング方法によりエッチングされた階段形状の一例を示す斜視図である。 図９Ａは、本実施形態に係るエッチング方法によりエッチングされた階段形状の各段にコンタクト用のメタル配線を形成した状態を模式的に示した図である。 図９Ｂは、従来のエッチング方法によりエッチングされた階段形状の各段にコンタクト用のメタル配線を形成した状態を模式的に示した図である。 図１０は、実施形態に係るエッチング方法の流れの一例を示すフローチャートである。
以下、図面を参照して本願の開示するエッチング方法及びプラズマ処理装置の実施形態について詳細に説明する。なお、本実施形態により、開示するエッチング方法及びプラズマ処理装置が限定されるものではない。
ところで、第１のシリコン含有膜と第２のシリコン含有膜が交互に複数積層された多層膜をエッチングする場合、それぞれの層の面内の均一性が良好なエッチングが求められる場合がある。例えば、階段形状が形成された多層膜をエッチングする場合、階段形状の維持するため、面内の均一性を良好に維持してエッチングが期待されている。
［装置構成］
実施形態に係るプラズマ処理装置について説明する。以下では、実施形態に係るプラズマ処理装置をシステム構成のプラズマ処理システム１とした場合を例に説明する。図１は、実施形態に係るプラズマ処理システム１の構成の一例を示す断面図である。
一実施形態において、プラズマ処理システム１は、プラズマ処理装置１ａ及び制御部１ｂを含む。プラズマ処理装置１ａは、プラズマ処理チャンバ１０、ガス供給部２０、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電力供給部３０及び排気システム４０を含む。また、プラズマ処理装置１ａは、支持部１１及び上部電極シャワーヘッド１２を含む。支持部１１は、プラズマ処理チャンバ１０内のプラズマ処理空間１０ｓの下部領域に配置される。上部電極シャワーヘッド１２は、支持部１１の上方に配置され、プラズマ処理チャンバ１０の天部（ｃｅｉｌｉｎｇ）の一部として機能し得る。
支持部１１は、プラズマ処理空間１０ｓにおいて基板Ｗを支持するように構成される。一実施形態において、支持部１１は、下部電極１１１、静電チャック１１２、及びエッジリング１１３を含む。静電チャック１１２は、下部電極１１１上に配置され、静電チャック１１２の上面で基板Ｗを支持するように構成される。エッジリング１１３は、下部電極１１１の周縁部上面において基板Ｗを囲むように配置される。また、図示は省略するが、一実施形態において、支持部１１は、静電チャック１１２及び基板Ｗのうち少なくとも１つをターゲット温度に調節するように構成される温調モジュールを含んでもよい。温調モジュールは、ヒータ、流路、又はこれらの組み合わせを含んでもよい。流路には、冷媒、伝熱ガスのような温調流体が流れる。
上部電極シャワーヘッド１２は、ガス供給部２０からの１又はそれ以上の処理ガスをプラズマ処理空間１０ｓに供給するように構成される。一実施形態において、上部電極シャワーヘッド１２は、ガス入口１２ａ、ガス拡散室１２ｂ、及び複数のガス出口１２ｃを有する。ガス入口１２ａは、ガス供給部２０及びガス拡散室１２ｂと流体連通している。複数のガス出口１２ｃは、ガス拡散室１２ｂ及びプラズマ処理空間１０ｓと流体連通している。一実施形態において、上部電極シャワーヘッド１２は、１又はそれ以上の処理ガスをガス入口１２ａからガス拡散室１２ｂ及び複数のガス出口１２ｃを介してプラズマ処理空間１０ｓに供給するように構成される。
ガス供給部２０は、１又はそれ以上のガスソース２１及び１又はそれ以上の流量制御器２２を含んでもよい。一実施形態において、ガス供給部２０は、１又はそれ以上の処理ガスを、それぞれに対応のガスソース２１からそれぞれに対応の流量制御器２２を介してガス入口１２ａに供給するように構成される。各流量制御器２２は、例えばマスフローコントローラ又は圧力制御式の流量制御器を含んでもよい。さらに、ガス供給部２０は、１又はそれ以上の処理ガスの流量を変調又はパルス化する１又はそれ以上の流量変調デバイスを含んでもよい。
ＲＦ電力供給部３０は、ＲＦ電力、例えば１又はそれ以上のＲＦ信号を、下部電極１１１、上部電極シャワーヘッド１２、又は、下部電極１１１及び上部電極シャワーヘッド１２の双方のような１又はそれ以上の電極に供給するように構成される。これにより、プラズマ処理空間１０ｓに供給された１又はそれ以上の処理ガスからプラズマが生成される。従って、ＲＦ電力供給部３０は、プラズマ処理チャンバにおいて１又はそれ以上の処理ガスからプラズマを生成するように構成されるプラズマ生成部の少なくとも一部として機能し得る。一実施形態において、ＲＦ電力供給部３０は、２つのＲＦ生成部３１ａ，３１ｂ及び２つの整合回路３２ａ，３２ｂを含む。一実施形態において、ＲＦ電力供給部３０は、第１のＲＦ信号を第１のＲＦ生成部３１ａから第１の整合回路３２ａを介して下部電極１１１に供給するように構成される。例えば、第１のＲＦ信号は、２７ＭＨｚ～１００ＭＨｚの範囲内の周波数を有してもよい。
また、一実施形態において、ＲＦ電力供給部３０は、第２のＲＦ信号を第２のＲＦ生成部３１ｂから第２の整合回路３２ｂを介して下部電極１１１に供給するように構成される。例えば、第２のＲＦ信号は、４００ｋＨｚ～１３．５６ＭＨｚの範囲内の周波数を有してもよい。代わりに、第２のＲＦ生成部３１ｂに代えて、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）パルス生成部を用いてもよい。
さらに、図示は省略するが、本開示においては他の実施形態が考えられる。例えば、代替実施形態において、ＲＦ電力供給部３０は、第１のＲＦ信号をＲＦ生成部から下部電極１１１に供給し、第２のＲＦ信号を他のＲＦ生成部から下部電極１１１に供給し、第３のＲＦ信号をさらに他のＲＦ生成部から下部電極１１１に供給するように構成されてもよい。加えて、他の代替実施形態において、ＤＣ電圧が上部電極シャワーヘッド１２に印加されてもよい。
またさらに、種々の実施形態において、１又はそれ以上のＲＦ信号（即ち、第１のＲＦ信号、第２のＲＦ信号等）の振幅がパルス化又は変調されてもよい。振幅変調は、オン状態とオフ状態との間、あるいは、２又はそれ以上の異なるオン状態の間でＲＦ信号振幅をパルス化することを含んでもよい。
排気システム４０は、例えばプラズマ処理チャンバ１０の底部に設けられた排気口１０ｅに接続され得る。排気システム４０は、圧力弁及び真空ポンプを含んでもよい。真空ポンプは、ターボ分子ポンプ、粗引きポンプ又はこれらの組み合わせを含んでもよい。
一実施形態において、制御部１ｂは、本開示において述べられる種々の工程をプラズマ処理装置１ａに実行させるコンピュータ実行可能な命令を処理する。制御部１ｂは、ここで述べられる種々の工程を実行するようにプラズマ処理装置１ａの各要素を制御するように構成され得る。一実施形態において、制御部１ｂの一部又は全てがプラズマ処理装置１ａに含まれてもよい。制御部１ｂは、例えばコンピュータ５１を含んでもよい。コンピュータ５１は、例えば、処理部（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５１１、記憶部５１２、及び通信インターフェース５１３を含んでもよい。処理部５１１は、記憶部５１２に格納されたプログラムに基づいて種々の制御動作を行うように構成され得る。記憶部５１２は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、又はこれらの組み合わせを含んでもよい。通信インターフェース５１３は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等の通信回線を介してプラズマ処理装置１ａとの間で通信してもよい。
制御部１ｂの一部又は全てを含んだプラズマ処理装置１ａが、本開示のプラズマ処理装置に対応する。
ガス供給部２０は、エッチングに用いる各種のガスを供給可能とされている。例えば、ガス供給部２０は、フロロカーボン、ハイドロフロロカーボン、希ガス、酸素含有ガス、窒素含有ガスなどの各種のガスを供給可能とされている。ガス供給部２０は、ガス入口１２ａからガス拡散室１２ｂにガスを供給する。上部電極シャワーヘッド１２は、ガス供給部２０から供給されたガスを複数のガス出口１２ｃからプラズマ処理空間１０ｓに供給する。制御部１ｂは、ガス供給部２０を制御することでプラズマ処理チャンバ１０内に各種のガスを供給する。
制御部１ｂは、プラズマ処理装置１ａの各要素を制御して各種の処理を実施する。例えば、制御部１ｂは、ガス供給部２０、ＲＦ電力供給部３０及び排気システム４０を制御してエッチングを実施する。
次に、実施形態に係るプラズマ処理装置１ａが、エッチングを行なう際の動作の流れを簡単に説明する。エッチングを行なう際、プラズマ処理チャンバ１０内には、不図示のゲートバルブから、搬送アーム上に保持された基板Ｗが搬入され、静電チャック１１２上に基板Ｗが載置される。
ガス供給部２０は、エッチングに用いるプロセスガスを所定の流量及び流量比でプラズマ処理チャンバ１０内に導入する。また、排気システム４０は、プラズマ処理チャンバ１０内の圧力を設定値に減圧する。さらに、ＲＦ電力供給部３０は、２つのＲＦ生成部３１ａ，３１ｂからそれぞれ所定のパワーの第１のＲＦ信号及び第２のＲＦ信号の高周波電力を下部電極１１１に供給する。上部電極シャワーヘッド１２からシャワー状にプラズマ処理空間１０ｓに導入されたプロセスガスは、ＲＦ電力供給部３０の第１のＲＦ信号の高周波電力によりプラズマ化される。これにより、プラズマ処理空間１０ｓにプラズマが生成される。プラズマ中には、プロセスガスのラジカルやイオンが含まれる。プラズマ中のラジカルは、拡散によって基板Ｗ上に供給される。プラズマ中のイオンは、第２のＲＦ信号の高周波電力により生じた高周波電力の電圧によって基板Ｗに向かって引き込まれる。これにより、基板Ｗの主面は、プラズマから供給されるラジカルとイオンの相互作用によってエッチングされる。
プラズマエッチング終了後、プラズマ処理チャンバ１０内には、不図示のゲートバルブから、搬送アームが搬入される。搬送アームは、基板Ｗをプラズマ処理チャンバ１０の外へ搬出し、次の基板Ｗをプラズマ処理チャンバ１０内へ搬入する。この処理を繰り返すことで連続して基板Ｗが処理される。
［基板の構成］
次に、実施形態に係る基板Ｗの構成について説明する。図２は、実施形態に係る基板Ｗの構成の一例を模式的に示した図である。基板Ｗは、例えば、半導体ウエハである。基板Ｗは、第１のシリコン含有膜７１と第２のシリコン含有膜７２が交互に複数積層された多層膜ＭＬが形成されている。図２では、多層膜ＭＬとして、第１のシリコン含有膜７１と第２のシリコン含有膜７２が交互にそれぞれ２１層積層されている。第１のシリコン含有膜７１の膜厚は、５０ｎｍ以下とされ、例えば、３０ｎｍとする。第２のシリコン含有膜７２の膜厚も、５０ｎｍ以下とされ、例えば、３０ｎｍとする。ただし、層数はこれに限定されるものではない。例えば、多層膜ＭＬは、第１のシリコン含有膜７１及び第２のシリコン含有膜７２が交互に数十層から数百層積層される。また、層数が多くなるにつれて、第１のシリコン含有膜７１の膜厚および第２のシリコン含有膜７２の膜厚は更に薄くなる傾向である。
第１のシリコン含有膜７１及び第２のシリコン含有膜７２は、比誘電率が異なる絶縁膜である。本実施形態では、第１のシリコン含有膜７１をシリコン酸化膜（ＳｉＯ２）とし、第２のシリコン含有膜７２をシリコン窒化膜（ＳｉＮ）とする。
ただし、第１のシリコン含有膜７１及び第２のシリコン含有膜７２の組み合わせは、上記のシリコン酸化膜／シリコン窒化膜に限られない。例えば、第１のシリコン含有膜７１をポリシリコン膜（不純物ドーピング）とし、第２のシリコン含有膜７２をポリシリコン膜（不純物ドーピングなし）としてもよい。ドープの有無により第１のシリコン含有膜７１及び第２のシリコン含有膜７２の比誘電率を異ならせることができる。不純物ドーピングの不純物として、例えばボロン等をドーピングしてもよい。
また、第１のシリコン含有膜７１及び第２のシリコン含有膜７２の組み合わせとしては、第１のシリコン含有膜７１をシリコン酸化膜（ＳｉＯ２）とし、第２のシリコン含有膜７２をポリシリコン膜（不純物ドーピング）としてもよい。また、第１のシリコン含有膜７１及び第２のシリコン含有膜７２の組み合わせとしては、第１のシリコン含有膜７１をシリコン酸化膜（ＳｉＯ２）、第２のシリコン含有膜７２をポリシリコン膜（不純物ドーピングなし）としてもよい。
基板Ｗの多層膜ＭＬには、階段形状に段が形成されている。図２では、多層膜ＭＬに、第１のシリコン含有膜７１及び第２のシリコン含有膜７２がそれぞれ１層ずつの層ごとに階段形状に段が形成されている。この階段形状は、例えば、特許文献１など従来の階段形状をエッチングする技術を用いて形成する。多層膜ＭＬの階段形状の各段には、平坦な平坦部７３と、各段の突き出た角となる先端部７４が形成される。なお、階段形状は、第１のシリコン含有膜７１及び第２のシリコン含有膜７２がそれぞれ複数層ずつの層ごとに段が形成されてもよい。例えば、階段形状は、第１のシリコン含有膜７１及び第２のシリコン含有膜７２がそれぞれ２層ずつの層（４層）ごとに段が形成してもよい。また、階段形状は、２方向に形成されてもよい。例えば、第１のシリコン含有膜７１及び第２のシリコン含有膜７２がそれぞれ２層ずつの層（４層）ごとに１つ目の階段形状の段を形成する。さらに２層ずつの層（４層）について１つ目の階段形状と交差する方向に２層ごとに２つ目の階段形状の段を形成してもよい。
多層膜ＭＬの階段形状が形成された領域の周囲には、マスクとして機能するフォトレジスト層７５が設けられている。フォトレジスト層７５の材料としては、有機膜、アモルファスカーボン膜（α―Ｃ）が一例として挙げられる。
ところで、第１のシリコン含有膜７１と第２のシリコン含有膜７２が交互に複数積層された多層膜ＭＬをエッチングする場合、それぞれの層の面内の均一性が良好なエッチングが求められる場合がある。例えば、図２に示すような階段形状が形成された多層膜ＭＬをエッチングする場合、階段形状の維持するため、各段の面内の均一性が良好なエッチングが期待されている。
そこで、プラズマ処理装置１ａは、第１のエッチング工程と、第２のエッチング工程とを含み、第１のエッチング工程から第２のエッチング工程を予め定められた回数繰り返すエッチング処理を行って、基板Ｗに形成された多層膜ＭＬの階段形状をエッチングする。
第１のエッチング工程において、基板Ｗは、最表面に第１のシリコン含有膜７１が露出し、第１のシリコン含有膜７１の直下に第２のシリコン含有膜７２を有する。本実施形態に係るプラズマ処理装置１ａは、第１のエッチング工程において、フロロカーボンを含有する第１のプロセスガスを上部電極シャワーヘッド１２からプラズマ処理空間１０ｓに供給する。フロロカーボンとしては、例えば、Ｃ４Ｆ６、Ｃ５Ｆ８、Ｃ３Ｆ８、Ｃ４Ｆ６が挙げられる。例えば、第１のエッチング工程では、Ｃ４Ｆ６ガスを含有する第１のプロセスガスを上部電極シャワーヘッド１２からプラズマ処理空間１０ｓに供給して、多層膜ＭＬの露出した第１のシリコン含有膜７１をエッチングする。第１のプロセスガスには、アルゴン（Ａｒ）ガス、酸素（Ｏ２）ガスなどが含有されてもよい。これにより、第１のエッチング工程は、第１のシリコン含有膜７１のエッチングレートが、第２のシリコン含有膜７２のエッチングレートより高くなる。例えば、ＳｉＯ２／ＳｉＮの選択比が５以上となる。第１のエッチング工程により、表面側から露出した第１のシリコン含有膜７１がエッチングされ、第２のシリコン含有膜７２が表面に露出する。
第２のエッチング工程において、基板Ｗは、最表面に第２のシリコン含有膜７２が露出し、第２のシリコン含有膜の直下に第１のシリコン含有膜７１を有する。本実施形態に係るプラズマ処理装置１ａは、第２のエッチング工程において、ハイドロフロロカーボンを含有する第２のプロセスガスを上部電極シャワーヘッド１２からプラズマ処理空間１０ｓに供給する。ハイドロフロロカーボンとしては、例えば、ＣＨ２Ｆ２、ＣＨＦ３、ＣＨ３Ｆが挙げられる。例えば、第２のエッチング工程では、ＣＨ２Ｆ２ガスを含有する第２のプロセスガスを上部電極シャワーヘッド１２からプラズマ処理空間１０ｓに供給して、多層膜ＭＬの露出した第２のシリコン含有膜７２をエッチングする。第２のプロセスガスには、ＣＦ４ガス、アルゴン（Ａｒ）ガス、酸素（Ｏ２）ガスなどが含有されてもよい。これにより、第２のエッチング工程は、第２のシリコン含有膜７２のエッチングレートが、第１のシリコン含有膜７１のエッチングレートより高くなる。例えば、ＳｉＮ／ＳｉＯ２の選択比が３以上となる。第２のエッチング工程により、表面側から露出した第２のシリコン含有膜７２がエッチングされ、第１のシリコン含有膜７１が表面に露出する。
ここで、階段形状が形成された多層膜ＭＬのエッチングでは、プラズマ処理の処理条件により、多層膜ＭＬの階段形状の各段の平坦部７３と先端部７４のエッチングレートが変化する。例えば、プラズマ処理中のプラズマ処理チャンバ１０内の圧力や、プラズマ中のイオンを引き込むために印加される第２のＲＦ信号の電力値により、多層膜ＭＬの階段形状の平坦部７３と先端部７４のエッチングレートが変化する。
例えば、プラズマエッチングでは、プラズマ中に発生したラジカルやイオンなどがターゲット膜に入射することによりターゲット膜をエッチングする。プラズマエッチングは、エッチング量に角度依存性がある。図３は、ターゲット膜９０に対するイオンの入射角を示す図である。図３には、ターゲット膜９０の垂直方向を対するイオンの入射角θが示されている。
図４Ａ、図４Ｂは、イオンの入射角とターゲット膜９０のエッチング量の関係の一例を示すグラフである。図４Ａ、図４Ｂの例は、試験的にイオンビーム装置を用いて、ターゲット膜９０に対してフロロカーボンガスから生成されるイオンを入射させ、ターゲット膜９０をイオンの入射方向に対して傾け、またイオンの入射エネルギーをＶ１～Ｖ４に可変した時、ターゲット膜９０に対するイオンの入射角θとエッチング量の関係を示している。イオンの入射エネルギーＶ１～Ｖ４は、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４である。図４Ａの例は、ターゲット膜９０を、シリコン窒化膜（Ｓｉ３Ｎ４膜）とした場合であり、図４Ｂの例は、ターゲット膜９０をシリコン酸化膜（ＳｉＯ２膜）とした場合である。グラフのエッチング量は、入射角θ＝０のエッチング量を１として正規化した値で示している。このように、グラフのエッチング量は、イオンの入射角θによって変化し、入射角θが０°から６０～７５°にかけてエッチング量が増加し、６０～７５°を超えるとエッチング量が急激に低下する。また、入射角θが０°の時のエッチング量と６０～７５°の時のエッチング量の差を、イオンの入射エネルギーによって調整可能であり、エッチング量の差を小さくするには、イオンの入射エネルギーを小さくすることが望ましい。なお、図４Ｂは、膜ＳｉＯ２膜の場合を示したものであるが、ＳｉＯ２膜でも同様の傾向がある。
プラズマエッチングにおいて、第１のＲＦ信号の高周波電力によってプラズマ処理空間１０ｓに生成されたプラズマ中のイオンは、第２のＲＦ信号の高周波電力により生じた高周波電力の電圧によって基板Ｗに向かって引き込まれる。これにより、基板Ｗの主面は、プラズマによってエッチングされる。この時、基板Ｗの主面に対するイオンの入射角θは、ほぼ０°である。また、イオンの入射エネルギーは、高周波電力の電圧によって得られ、また、第２のＲＦ信号の高周波電力の電力値に比例する。
多層膜ＭＬの階段形状の先端部７４は、突き出た凸角となり、先端部７４（凸角部）を局所的に見ると水平から垂直まで様々な法線を有している。すなわち、多層膜ＭＬの階段形状の各段の平坦部７３に対するイオンの入射角θは、ほぼ０°であるが、多層膜ＭＬの階段形状の先端部７４に対するイオンの入射角θは、場所によって様々な角度を有することになる。このため、第２のＲＦ信号の高周波電力の電力値が高いと、先端部７４は、平坦部７３よりもエッチング量が多くなり、先端部７４がなだらかな形状になる肩落ちが発生する。図５は、プラズマエッチングによる多層膜ＭＬの階段形状の変化の一例を模式的に示した図である。図５には、プラズマエッチングによる多層膜ＭＬの上面に露出した第１のシリコン含有膜７１の経時的な変化がＬ１－Ｌ５として示されている。Ｌ１は、第１のシリコン含有膜７１のエッチング前の状態を示している。Ｌ５は、第１のシリコン含有膜７１のエッチング終了時の状態を示している。図５は、第１のエッチング工程において、上面に露出した第１のシリコン含有膜７１をエッチングする場合を示しているが、第２のエッチング工程において、上面に露出した第２のシリコン含有膜７２をエッチングする場合も同様である。多層膜ＭＬは、階段形状が形成されたことで、先端部７４のエッジ部分からエッチングが速く進み、先端部７４がなだらかな形状になってしまう。階段形状の平坦部７３と先端部７４のエッチング量を同程度にするには、第２のＲＦ信号の高周波電力の電力値を低く抑える必要がある。
そこで、本実施形態に係るプラズマ処理装置１ａは、第１のエッチング工程と、第２のエッチング工程において、それぞれ階段形状の平坦部７３と先端部７４のエッチングレートと同等となるように、プラズマ処理の処理条件を調整している。例えば、階段形状の平坦部７３と先端部７４のエッチングレートと同等となるように高周波電力の電圧が調整され、適切な高周波電力の電圧が得られるようにプラズマ処理中のプラズマ処理チャンバ１０内の圧力や、プラズマ中のイオンを引き込むために印加される第２のＲＦ信号の高周波電力の電力値を調整している。例えば、第１のエッチング工程では、高周波電力の電圧が１０００～２０００［Ｖ］になるように、プラズマ処理中のプラズマ処理チャンバ１０内の圧力を３０～１５０［ｍＴｏｒｒ］とし、第２のＲＦ信号の高周波電力の単位面積あたりの電力値を０．５～３．０［Ｗ／ｃｍ２］とすることが好ましい。また、第１のエッチング工程では、高周波電力の電圧が１３００～１８００［Ｖ］になるように、プラズマ処理中のプラズマ処理チャンバ１０内の圧力を５０～１００［ｍＴｏｒｒ］とし、第２のＲＦ信号の高周波電力の単位面積あたりの電力値を１．０～２．５［Ｗ／ｃｍ２］とすることがより好ましい。第２のエッチング工程では、高周波電力の電圧が１０００～２０００［Ｖ］になるように、プラズマ処理中のプラズマ処理チャンバ１０内の圧力を３０～１５０［ｍＴｏｒｒ］とし、イオンを引き込むために印加される第２のＲＦ信号の高周波電力の単位面積あたりの電力値を０．５～２．０［Ｗ／ｃｍ２］とすることが好ましい。また、第２のエッチング工程では、高周波電力の電圧が１３００～１８００［Ｖ］になるように、プラズマ処理中のプラズマ処理チャンバ１０内の圧力を５０～１００［ｍＴｏｒｒ］とし、イオンを引き込むために印加される第２のＲＦ信号の高周波電力の単位面積あたりの電力値を１．０～２．５［Ｗ／ｃｍ２］とすることがより好ましい。これにより、本実施形態に係るプラズマ処理装置１ａは、第１のエッチング工程と、第２のエッチング工程において、階段形状の平坦部７３と先端部７４のエッチング量を同程度にしてエッチングを行うことができる。
プラズマ処理装置１ａは、エッチングする第１のシリコン含有膜７１、第２のシリコン含有膜７２の積層数に合わせて、第１のエッチング工程と、第２のエッチング工程を繰り返す。
図６は、実施形態に係るプラズマ方法によるエッチング結果の一例を模式的に示した図である。図６の例は、図２に示した基板Ｗに対して第１のエッチング工程と第２のエッチング工程を繰り返し１０回行った状態であり、第１のシリコン含有膜７１及び第２のシリコン含有膜７２がそれぞれ１０層エッチングされている。図７は、実施形態に係るプラズマ方法によりエッチングされた領域を示した図である。図７には、図２の基板Ｗに対して図６のエッチングされた領域を破線Ｌａで示している。本実施形態に係るプラズマ処理装置１ａは、第１のエッチング工程により階段形状の各段の第１のシリコン含有膜７１の平坦部７３と先端部７４を同程度にエッチングできるため、階段形状の各段の第１のシリコン含有膜７１を平坦にエッチングできる。また、本実施形態に係るプラズマ処理装置１ａは、第２のエッチング工程により階段形状の各段の第２のシリコン含有膜７２の平坦部７３と先端部７４を同程度にエッチングできるため、階段形状の各段の第２のシリコン含有膜７２を平坦にエッチングできる。これにより、本実施形態に係るプラズマ処理装置１ａは、階段形状の各段の面内の均一性を良好にエッチングできる。また、本実施形態に係るプラズマ処理装置１ａは、第１のエッチング工程及び第２のエッチング工程で、第１のシリコン含有膜７１及び第２のシリコン含有膜７２を略垂直にエッチングできる。これにより、本実施形態に係るプラズマ処理装置１ａは、階段形状の各段の位置の変化を抑制でき、階段形状の各段の平坦部分の変化を抑制できる。図７には、階段形状の各段の先端部７４のエッチング前の位置とエッチング後の位置を繋いだ破線Ｌｂで示し、階段形状の平坦部分の幅をＣＤ（Critical Dimension）として示している。本実施形態に係るプラズマ処理装置１ａは、このＣＤを同程度に維持して第１のシリコン含有膜７１及び第２のシリコン含有膜７２をエッチングできる。
ここで、従来の階段形状のエッチングでは、例えば、ＣＦ４ガスとＡｒガスを含むプロセスガスを用いて、第１のシリコン含有膜７１のエッチングレートと第２のシリコン含有膜７２のエッチングレートがほぼ同等、例えば、ＳｉＯ２／ＳｉＮの選択比が１程度となる条件のプラズマ処理により、第１のシリコン含有膜７１及び第２のシリコン含有膜７２を一括でエッチングする。しかし、従来のような第１のシリコン含有膜７１及び第２のシリコン含有膜７２の一括のエッチングでは、階段形状の先端部７４が平坦部７３よりも速くエッチングが進み、先端部７４がなだらかな形状になる肩落ちが発生する。
図８Ａは、実施形態に係るエッチング方法によりエッチングされた階段形状の一例を示す斜視図である。図８Ｂは、従来のエッチング方法によりエッチングされた階段形状の一例を示す斜視図である。図８Ａ及び図８Ｂは、ＳＥＭ（Scanning Electron Microscope）画像を図示したものである。本実施形態に係るエッチング方法は、図８Ａに示すように、階段形状の段の形状を維持してエッチングできる。一方、従来のエッチング方法は、図８Ｂに示すように、階段形状の段で先端部７４がなだらかな形状になる肩落ちが発生する。
３Ｄ ＮＡＮＤフラッシュメモリ等の三次元積層半導体メモリの製造では、基板Ｗの多層膜ＭＬの階段形状の各段にコンタクト用のメタル配線が形成される。しかし、階段形状の各段に従来のエッチング方法のように肩落ちが発生すると他の段の配線層と導通してしまう虞がある。
図９Ａは、本実施形態に係るエッチング方法によりエッチングされた階段形状の各段にコンタクト用のメタル配線を形成した状態を模式的に示した図である。図９Ｂは、従来のエッチング方法によりエッチングされた階段形状の各段にコンタクト用のメタル配線を形成した状態を模式的に示した図である。図９Ａ、図９Ｂは、基板Ｗの階段形状が形成された多層膜ＭＬにさらにＳｉＯ２層７６が積層され、ＳｉＯ２層７６上にメタル配線を形成する理想の位置にパターンが形成されたフォトレジスト層７７が積層されている。図９Ａ、図９Ｂには、メタル配線７８の位置が破線により示している。図９Ａ、図９Ｂでは、階段形状の各段の第２のシリコン含有膜７２に、例えばタングステンなどにより配線層７２ａが形成されている。本実施形態に係るエッチング方法は、図９Ａに示すように、階段形状の段の形状を維持されているため、メタル配線７８が各段の配線層７２ａと導通できる。一方、従来のエッチング方法は、図９Ｂに示すように、階段形状の段で先端部７４がなだらかな形状になる肩落ちが発生し、メタル配線７８が上下に隣接する段の配線層７２ａと導通してしまう。
［エッチングの流れ］
次に、本実施形態に係るプラズマ処理装置１ａが実施するエッチング方法の流れを説明する。図１０は、実施形態に係るエッチング方法の流れの一例を示すフローチャートである。図１０は、階段形状を形成するエッチング工程の流れを示している。
制御部１ｂは、カウンタｎを１に初期化する（ステップＳ１０）。制御部１ｂは、プラズマ処理チャンバ１０内に配置された基板Ｗに対して、フロロカーボンガスを含んだ第１の処理ガスのプラズマによって多層膜ＭＬをエッチングする第１のエッチング工程を行うようプラズマ処理装置１ａを制御する（ステップＳ１１）。制御部１ｂは、ハイドロフロロカーボンガスを含んだ第２の処理ガスのプラズマによって多層膜ＭＬをエッチングする第２のエッチング工程を行うようプラズマ処理装置１ａを制御する（ステップＳ１２）。
制御部１ｂは、カウンタｎの値がエッチングする段数に対応する所定値以上となったか否かを判定する（ステップＳ１３）。カウンタｎの値が所定値未満の場合（Ｓ１３：Ｎｏ）、制御部１ｂは、カウンタｎに１を加算し（ステップＳ１４）、上述のステップＳ１１へ移行する。
一方、カウンタｎの値が所定値以上の場合（Ｓ１３：Ｙｅｓ）、処理を終了する。
［効果］
このように、実施形態に係るプラズマ処理装置１ａは、第１のシリコン含有膜７１と第２のシリコン含有膜７２が交互に複数積層された基板Ｗをエッチングする。プラズマ処理装置１ａは、第１の処理ガスのプラズマによって基板Ｗの第１のシリコン含有膜７１をエッチングする第１のエッチング工程と、第２の処理ガスのプラズマによって基板Ｗの第２のシリコン含有膜７２をエッチングする第２のエッチング工程と、を含む。プラズマ処理装置１ａは、第１のエッチング工程から第２のエッチング工程を予め定められた回数繰り返す。これにより、プラズマ処理装置１ａは、面内の均一性を良好に維持してエッチングできる。
また、基板Ｗは、第１のシリコン含有膜７１と第２のシリコン含有膜７２が交互に積層された多層膜に、第１のシリコン含有膜７１及び第２のシリコン含有膜７２がそれぞれ１層又は複数層ずつの層ごとに階段形状に段が形成されている。プラズマ処理装置１ａは、第１のエッチング工程において、基板Ｗの最表面に第１のシリコン含有膜７１が露出している。第１のエッチング工程は、階段形状に各段の第１のシリコン含有膜７１の平坦部のエッチングレートが、当該第１のシリコン含有膜７１の階段形状の各段の先端部のエッチングレートと同等である。プラズマ処理装置１ａは、第２のエッチング工程において、基板Ｗの最表面に第２のシリコン含有膜７２が露出している。第２のエッチング工程は、階段形状に各段の第２のシリコン含有膜７２の平坦部のエッチングレートが、当該第２のシリコン含有膜７２の階段形状の各段の先端部のエッチングレートと同等である。これにより、階段形状の各段に従来のエッチング方法のような肩落ちの発生を抑制でき、コンタクト用のメタル配線が形成した場合でも他の段の配線層と導通することを抑制できる。
第１のエッチング工程において、基板Ｗの最表面に第１のシリコン含有膜７１が露出し、第１のシリコン含有膜７１の直下に第２のシリコン含有膜７２を有する。第１のエッチング工程は、第１のシリコン含有膜７１のエッチングレートが、第２のシリコン含有膜７２のエッチングレートより高い。第２のエッチング工程において、基板Ｗの最表面に第２のシリコン含有膜７２が露出し、第２のシリコン含有膜７２の直下に第１のシリコン含有膜７１を有する。第２のエッチング工程は、第２のシリコン含有膜７２のエッチングレートが、第１のシリコン含有膜７１のエッチングレートより高い。これにより、第１のエッチング工程において、第１のシリコン含有膜７１を良好にエッチングでき、第２のエッチング工程において、第２のシリコン含有膜７２を良好にエッチングできる。
また、第１のシリコン含有膜７１は、シリコン酸化膜である。第２のシリコン含有膜７２は、シリコン窒化膜である。第１の処理ガスは、フロロカーボンガスを含む。第２の処理ガスは、ハイドロフロロカーボンガスを含む。これにより、第１のエッチング工程において、シリコン酸化膜を良好にエッチングでき、第２のエッチング工程において、シリコン窒化膜を良好にエッチングできる。
以上、種々の例示的実施形態について説明してきたが、上述した例示的実施形態に限定されることなく、様々な追加、省略、置換、及び変更がなされてもよい。また、異なる実施形態における要素を組み合わせて他の実施形態を形成することが可能である。
例えば、上記の実施形態では、階段形状が形成された多層膜ＭＬをエッチングする場合を例に説明したが、これに限定されるものではない。階段形状が形成されておらず、第１のシリコン含有膜７１と第２のシリコン含有膜７２が交互に複数積層された基板Ｗのエッチングに本実施形態のエッチング方法を適用してもよい。
また、上記の実施形態では、基板Ｗを半導体ウエハとする場合を例に説明したが、これに限定されるものではない。基板Ｗは、階段形状を形成する対象であれば、何れであってもよい。
１ プラズマ処理システム
１ａ プラズマ処理装置１ａ
１ｂ 制御部
７１ 第１のシリコン含有膜
７２ 第２のシリコン含有膜
Ｗ 基板

Claims (4)

  1. 第１のシリコン含有膜と第２のシリコン含有膜が交互に複数積層された基板をエッチングするエッチング方法であって、
    第１の処理ガスのプラズマによって前記基板の前記第１のシリコン含有膜をエッチングする第１のエッチング工程と、
    第２の処理ガスのプラズマによって前記基板の前記第２のシリコン含有膜をエッチングする第２のエッチング工程と、を含み、
    前記第１のエッチング工程から前記第２のエッチング工程を予め定められた回数繰り返し、
    前記基板は、前記第１のシリコン含有膜と前記第２のシリコン含有膜が交互に積層された多層膜に、前記第１のシリコン含有膜及び前記第２のシリコン含有膜がそれぞれ１層又は複数層ずつの層ごとに階段形状に段が形成され、
    前記第１のエッチング工程において、前記基板の最表面に前記第１のシリコン含有膜が露出しており、
    前記第１のエッチング工程は、前記第１の処理ガスのプラズマから前記基板に入射するイオンのエネルギーが、前記第１のシリコン含有膜の垂直方向に対する入射角が０°のイオンによってエッチングされる前記第１のシリコン含有膜のエッチング量と、入射角が６０～７５°のイオンによってエッチングされる前記第１のシリコン含有膜のエッチング量が同等となるように調整されることにより、階段形状に各段の前記第１のシリコン含有膜の平坦部のエッチングレートが、当該第１のシリコン含有膜の階段形状の各段の先端部のエッチングレートと同等であり、
    前記第２のエッチング工程において、前記基板の最表面に前記第２のシリコン含有膜が露出しており、
    前記第２のエッチング工程は、前記第２の処理ガスのプラズマから前記基板に入射するイオンのエネルギーが、前記第２のシリコン含有膜の垂直方向に対する入射角が０°のイオンによってエッチングされる前記第２のシリコン含有膜のエッチング量と、入射角が６０～７５°のイオンによってエッチングされる前記第２のシリコン含有膜のエッチング量が同等となるように調整されることにより階段形状に各段の前記第２のシリコン含有膜の平坦部のエッチングレートが、当該第２のシリコン含有膜の階段形状の各段の先端部のエッチングレートと同等である
    ことを特徴とするエッチング方法。
  2. 前記第１のエッチング工程において、前記基板の最表面に前記第１のシリコン含有膜が露出し、前記第１のシリコン含有膜の直下に前記第２のシリコン含有膜を有し、
    前記第１のエッチング工程は、前記第１のシリコン含有膜のエッチングレートが、前記第２のシリコン含有膜のエッチングレートより高く、
    前記第２のエッチング工程において、前記基板の最表面に前記第２のシリコン含有膜が露出し、前記第２のシリコン含有膜の直下に前記第１のシリコン含有膜を有し、
    前記第２のエッチング工程は、前記第２のシリコン含有膜のエッチングレートが、前記第１のシリコン含有膜のエッチングレートより高い、
    請求項１に記載のエッチング方法。
  3. 前記第１のシリコン含有膜は、シリコン酸化膜であり、
    前記第２のシリコン含有膜は、シリコン窒化膜であり、
    前記第１の処理ガスは、フロロカーボンガスを含み、
    前記第２の処理ガスは、ハイドロフロロカーボンガスを含む
    請求項１又は２に記載のエッチング方法。
  4. 第１のシリコン含有膜と第２のシリコン含有膜が交互に複数積層された基板に対して、第１の処理ガスのプラズマによって前記基板の前記第１のシリコン含有膜を第１のエッチング工程と、前記基板に対して、第２の処理ガスのプラズマによって前記基板の前記第２のシリコン含有膜をエッチングする第２のエッチング工程と、を予め定められた回数繰り返すように制御する制御部を有し、
    前記基板は、前記第１のシリコン含有膜と前記第２のシリコン含有膜が交互に積層された多層膜に、前記第１のシリコン含有膜及び前記第２のシリコン含有膜がそれぞれ１層又は複数層ずつの層ごとに階段形状に段が形成され、
    前記第１のエッチング工程において、前記基板の最表面に前記第１のシリコン含有膜が露出しており、
    前記第１のエッチング工程は、前記第１の処理ガスのプラズマから前記基板に入射するイオンのエネルギーが、前記第１のシリコン含有膜の垂直方向に対する入射角が０°のイオンによってエッチングされる前記第１のシリコン含有膜のエッチング量と、入射角が６０～７５°のイオンによってエッチングされる前記第１のシリコン含有膜のエッチング量が同等となるように調整されることにより、階段形状に各段の前記第１のシリコン含有膜の平坦部のエッチングレートが、当該第１のシリコン含有膜の階段形状の各段の先端部のエッチングレートと同等であり、
    前記第２のエッチング工程において、前記基板の最表面に前記第２のシリコン含有膜が露出しており、
    前記第２のエッチング工程は、前記第２の処理ガスのプラズマから前記基板に入射するイオンのエネルギーが、前記第２のシリコン含有膜の垂直方向に対する入射角が０°のイオンによってエッチングされる前記第２のシリコン含有膜のエッチング量と、入射角が６０～７５°のイオンによってエッチングされる前記第２のシリコン含有膜のエッチング量が同等となるように調整されることにより階段形状に各段の前記第２のシリコン含有膜の平坦部のエッチングレートが、当該第２のシリコン含有膜の階段形状の各段の先端部のエッチングレートと同等である
    ことを特徴とするプラズマ処理装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016051750A (ja) 2014-08-29 2016-04-11 東京エレクトロン株式会社 エッチング方法
US20160284555A1 (en) 2015-03-23 2016-09-29 Lam Research Corporation Method for forming stair-step structures
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016051750A (ja) 2014-08-29 2016-04-11 東京エレクトロン株式会社 エッチング方法
US20160284555A1 (en) 2015-03-23 2016-09-29 Lam Research Corporation Method for forming stair-step structures
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