TWI621155B - 在自對準圖案化架構中不使用硬遮罩而增加圖案密度之方法 - Google Patents

在自對準圖案化架構中不使用硬遮罩而增加圖案密度之方法 Download PDF

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尼哈爾 莫漢蒂
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Abstract

提供用以增加結構之圖案密度的方法，其使用整合方案並在不使用硬心軸的情況下於光阻劑層級執行節距分割，方法包含: 提供具有圖案化光阻劑層及底層的基板，底層包含矽抗反射塗層、非晶層、及目標層；執行光阻劑硬化處理；以使用氧化物的原子層沉積技術來執行第一保型隔離層沉積；在第一保型層上執行隔離層的第一反應性離子蝕刻處理及第一拉除處理；使用鈦氧化物來執行第二保型隔離層沉積；執行隔離層的第二RIE處理及第二拉除處理，而產生第二隔離層圖案；並且將第二隔離層圖案轉移到目標層中 ；其中，目標包含圖案化均勻性、結構的拉除、結構的細窄化、結構的深寬比、及線寬粗糙度。

Description

在自對準圖案化架構中不使用硬遮罩而增加圖案密度之方法
本發明係關於基板處理的方法與系統，且更具體而言係關於將在基板上製造之結構的密度增加，同時維持結構之完整性以承受進一步處理的方法與系統。
在半導體製造中，透過業已遵循摩爾定律而隨時間發展的一些方法，可達成基板上膜的圖案化。第一種方法為習知的微影技術，其可能不再被單獨使用以達到先進節點的臨界尺寸（CD）。
四重圖案化，係用來產生小於光微影能力之硬遮罩特徵部的一種技術，其使用隔離層沉積來定義特徵部尺寸。一般的四重圖案化（QP）技術要求如下:在心軸上方的沉積、形成隔離層的蝕刻、及移除心軸的另一蝕刻之第一序列；其中需要沉積及蝕刻工具兩者；以及在心軸上方的沉積、形成隔離層的蝕刻、及移除心軸的另一蝕刻之第二序列。在習知QP技術中，由於心軸形成限制而產生的特徵部之節距及沉積「薄度」限制，而存在若干本質上的空間限制。如今結合其他技術（例如自對準四重圖案化(SAQP)（定向自組裝））以達到所需的CD。這些方法可能變得高成本，且對製程增加一些步驟。先進的極紫外線（EUV）微影技術一旦就緒應能夠減輕這些問題中的若干者，但持續驅動至更小的CD對於即將到來的未來技術將仍為一個挑戰。
一顧慮係SAQP結構中之結構可能不具有承受進一步處理的結構完整性。因此，結構的深寬比應受到監測並且被控制，以合於應用。由於層的沉積以及隨後這些層的選擇性蝕刻所增加的成本，存在必須解決的成本與時間問題。
需要製造CD的範圍比使用現有光微影技術所能得到者更低的結構。更具體而言，需要：(1)不使用EUV微影技術，而使結構的CD低於某一奈米範圍；(2)縮短整合步驟的設置時間，以提高有效產出量；(3)減少完成處理所需要的工具的量；及/或(4)降低所有權之成本。一個此類方法為本發明，其未使用硬心軸；節距分離係在光阻劑等級完成；並且直到整合方案結束才轉移高密度圖案。
提供使用整合方案來增加基板上之結構的圖案密度的方法，該整合方案配置以達到整合目標、於光阻劑層級執行節距分割、並且不使用硬心軸，方法包含下列步驟：提供具有圖案化光阻劑層及底層的基板，該底層包含矽抗反射塗層(SiARC)、非晶層、及目標層；在該圖案化光阻劑層上執行光阻劑硬化處理，以維持矩形頂部圖案的保留；以使用氧化物的原子層沉積技術來執行第一保型隔離層沉積，此沉積操作在該圖案化光阻劑層上產生第一保型層；在該第一保型層上執行隔離層的第一反應性離子蝕刻(RIE)處理及第一拉除處理，該第一RIE處理及該第一拉除處理產生第一隔離層圖案；使用鈦氧化物來執行第二保型隔離層沉積，此沉積操作產生第二保型層；執行隔離層的第二RIE處理及第二拉除處理，該第二拉除處理在該第二保型層上產生第二隔離層圖案；並且將該第二隔離層圖案轉移到目標層中，此轉移操作產生目標圖案；其中該整合目標包括圖案化均勻性(均勻性)、結構的拉除(拉除)、結構的細窄化(細窄化)、結構的深寬比(深寬比)、及線寬粗糙度。
亦提供使用整合方案來增加基板上之結構的圖案密度的方法，該整合方案配置以達到整合目標、於光阻劑層級執行節距分割、並且不使用硬心軸，方法包含下列步驟:提供具有圖案化光阻劑層及底層的基板，該底層包含底部抗反射塗層(BARC)、矽氧氮化物層(SiON)、非晶層、及目標層；執行光阻劑微調與固化處理、及BARC蝕刻處理；以使用氧化物的原子層沉積技術來執行第一保型隔離層沉積，此沉積操作在該圖案化光阻劑層上產生第一保型層；在該第一保型層上執行隔離層的第一反應性離子蝕刻(RIE)處理及第一拉除處理，該第一RIE處理及該第一拉除處理產生第一隔離層圖案。
該方法更包含下列步驟:使用鈦氧化物來執行第二保型隔離層沉積，此沉積操作產生第二保型層；執行隔離層的第二RIE處理及第二拉除處理，該第二拉除處理在該第二保型層上產生第二隔離層圖案；並且將該第二隔離層圖案轉移到目標層中，此轉移操作產生目標圖案；其中該整合目標包括圖案化均勻性(均勻性)、結構的拉除(拉除)、結構的細窄化(細窄化)、結構的深寬比(深寬比)、及線寬粗糙度；其中使用氧化物的原子層沉積包含下列其中一者：Al2 O3 、 ZrO2 、 HfO2 、 RuO、或AlN；並且其中使用氧化物的第一保型的原子層沉積包含TiO ，而第二保型的原子層沉積包含SiO2 。
呈現用以圖案化側部形狀的系統與方法。然而，相關技術領域中具有通常知識者認定，可毋須一或多個這些具體細節、或可使用其他替代及/或另外的方法、材料、或元件來實施許多實施例。在其他例子中，為避免混淆本發明之許多實施例的態樣，熟知的結構、材料、或操作未被呈現或詳述。
相似地，為了解釋之目的，闡述具體的數量、材料及形構，以提供本發明的全面性理解。儘管如此，本發明可在沒有這些具體細節的情況下加以實施。此外，應理解的係，圖式所示之各種實施例係例示性的表示，且不必然按比例繪製。在編號圖式時，相同的數字符號在全文中指涉相同的元件。
全說明書中提及「一實施例」或「實施例」或其中之變化代表，結合實施例一起描述的特定的特徵、結構、材料、或特性，係被包括在本發明的至少一個實施例中，但非意味該者存在所有實施例。因此，存在全說明書中的許多段落中的，例如「在一實施例中」或「在實施例中」等用語，不必然指涉本發明的相同實施例。此外，在一或多個實施例中，可以任何適當的方式結合特定的特徵、結構、材料、或特性。在其他的實施例中可包括各種額外的層級及/或結構及/或可省略所述之特徵。
此外，應理解的係，除非明確地指出，否則「一」可代表「一或更多」。
各種操作將以最有助於理解本發明的方式依次描述成複數個別操作。然而，不應將所述之順序理解成暗示該等操作必定為順序相依。尤其，該等操作不需以敘述的順序執行。所述之操作可以不同於所述之實施例的順序執行。在其他實施例中可執行各種額外操作及/或可省略所述之操作。
如本文中使用的「基板」這個用語，代表且包括材料形成在上方的基底材料或構造。應理解基板可包括單一種材料、不同材料的複數個層、其中具有不同材料或不同結構之區域的一或複數個層等。這些材料可包括半導體、絕緣體、導體、或其中之組合。例如，基板可為半導體基板；在支撐結構、金屬電極、或半導體基板(具有一或更多層、結構、或區域形成在上方)上的基底半導體層。如本文中使用的「主體基板」這個用語，代表且包括矽晶圓、以及絕緣層上矽 ("SOI") 基板(例如藍寶石上矽 ("SOS")基板與玻璃上矽("SOG")基板)、基底半導體基座上的矽磊晶層、及其他半導體或光電材料(例如矽-鍺、鍺、砷化鎵、氮化鎵、及磷化銦)。該基板可經摻雜或未摻雜。
現參考圖式，其中相同的參考數字標誌全部若干圖式中相同或相對應的元件。
圖1圖解先前技術之自對準四重圖案化(SAQP)流程的例示性整合方案100。一般的SAQP薄膜疊層從在硬遮罩102、第二心軸層106、目標層108、及基板110上的心軸104開始。接下來的處理步驟包括沉積步驟與蝕刻步驟112。薄膜疊層的進一步處理產生第二心軸114。第二組步驟包括沉積與蝕刻步驟116。最後目標圖案118被轉移到目標層108中。
圖2A圖解本發明之一實施例中整合方案的初始進料薄膜疊層210的示意圖200。進料薄膜疊層210包括光阻劑圖案202、矽抗反射塗層(SiARC)204、可為50nm或更薄的進階圖案化薄膜206、及目標層208。圖2B圖解本發明之一實施例中整合方案的光阻劑硬化步驟之示意圖220。光阻劑硬化步驟係配置以硬化光阻劑並且維持矩形的頂部圖案形狀。可使用電漿固化處理進行光阻劑硬化，在處理期間，電漿的真空極紫外線輻射伴隨著離子通量/自由基物種將光阻劑稠密化。光阻劑之電漿固化範例係使用與添加氣體(例如CH4 )混合的氬電漿、HBr電漿、氫電漿來達成。光阻劑硬化的另一技術為直流疊加，記載於美國專利申請案第13/918794號，案名為「 ETCH PROCESS FOR REDUCING DIRECTED SELF ASSEMBLY PATTERN DEFECTIVITY」 現為美國專利第8945408號，公告日為2015年2月3日。
圖2C圖解本發明之一實施例中整合方案中的第一保型原子層沉積(ALD)之示意圖240。保型層242沉積在經硬化的光阻劑結構244之頂部上。圖2D圖解本發明之一實施例中整合方案中的第一ALD隔離層反應性離子蝕刻(RIE)與光阻劑拉除(pull)之示意圖260。RIE可使用CxFy化學品，並使用氬或氦作為稀釋氣體。可在範圍從1到50 mHz的低偏壓下使用氧電漿來執行光阻劑拉除。所屬技術領域中具有通常知識者已知保型沉積、RIE、及光阻劑拉除。
圖2E圖解本發明之一實施例中整合方案中的第二保型ALD之示意圖280。第二ALD涉及鈦氧化物的低溫保型層沉積。圖2F圖解本發明之一實施例中整合方案中的第二ALD RIE與氧化物隔離層拉除之示意圖300。可使用BCl3 電漿來蝕刻第二RIE。可使用對二氧化鈦隔離層與對SiARC具選擇性的蝕刻化學品來拉除氧化物隔離層。可使用具有範圍在1到50 mHz內的低偏壓的氧電漿來執行氧化物隔離層拉除。在氧化物隔離層拉除之後，作為結果的圖案為第二隔離層，這等同於執行習知的SAQP，而習知的SAQP使用本發明中避免的兩個硬心軸與複數沉積及蝕刻步驟。
在另一實施例中，鈦氧化物隔離層可代替光阻劑來使用，其中蝕刻鈦氧化物隔離層；然後將之使用作為第一心軸，以進行二氧化矽的第二隔離層沉積；再執行隔離層RIE。最後，(a) 用於使用氧化物的原子層沉積中的其他材料包括下列其中一者:Al2 O3 、 ZrO2 、 HfO2 、 RuO、或AlN; (b) 一替代實施例，其中使用氧化物的第一保型原子層沉積可包含TiO ，而第二保型原子層沉積可包含SiO2 。
圖3A、圖 3B、及圖3C為參考圖2A、圖2B、及圖2C描述的原實施例的替代實施例。圖3A為本發明之一實施例中整合方案的進料結構345(其位在進料薄膜疊層上方)的例示性示意圖340。光阻劑342位在薄膜疊層的頂部上方，薄膜疊層包含:矽底部抗反射塗層(SiARC)346(其中厚度可在50nm以內或更薄)、矽氧氮化物層(SiON)348、進階的圖案化薄膜(APF)350(其可為50nm或更薄)、以及目標層352。圖3B為本發明之一實施例中整合方案中的薄膜疊層在光阻劑微調、固化、並BARC蝕刻之後的例示性示意圖360。光阻劑微調、固化、並BARC蝕刻可全部在相同的處理腔室中完成，因此對基板產出量的影響可以忽略。薄膜疊層包含結構365，具有頂部的光阻劑層364、SiARC層362、SiON層366、APF層368、以及目標層370。圖3C為本發明之一實施例中整合方案中的薄膜疊層在保型沉積之後的例示性示意圖380，且其相似於參考圖2C描述的處理。薄膜疊層包含結構385，保型ALD層386、光阻劑384、SiARC層382、SiON層390、APF層392、以及目標層394。繪於圖3C中的基板，進行和參考原實施例之圖2D、圖2E、及圖2F描述者相同的處理。
圖4A為本發明之一實施例的整合方案中的結構404在進行ALD RIE 與光阻劑拉除之後的例示性影像400。薄膜疊層包含結構404，其包含光阻劑402、SiARC層406、APF層408、以及目標層410。圖4B為本發明之一實施例的整合方案中第二隔離層沉積的例示性影像440。薄膜疊層包含結構444，其包含保型層442、光阻劑446、SiARC層448、APF450、以及目標層452。圖4C為本發明之一實施例的整合方案中氧化物拉除的例示性影像480。薄膜疊層包含結構486，其包含隔離層482、SiARC層488、APF490、以及目標層492。
圖5圖解本發明之一實施例中SAQP整合方案中的後第一隔離層沉積的例示性影像500。光阻劑516被以沉積鈦氧化物隔離層512而保型地塗覆。本發明之自對準四重圖案化整合方案中的第一隔離層沉積的結果為結構520，其中該結構在SiARC層524、非晶碳層508、及目標圖案化層504上方。
圖6A為非對稱隔離層輪廓的例示性示意圖600，強調結構606之遮罩高度在心軸側部604上與在隔離層側部602上的差異。隔離層結構606在心軸側部604上較在隔離層側部602上為高。需要使相對遮罩高度更接近期望的CD高度範圍；在結合如下之圖7A、圖7B、及圖7C的隔離層重整討論中解決此問題。圖6B為因鏡面反射而產生的不同且不正常的離子行為的例示性示意圖650。正常的離子通量658一般向下朝向結構668。若干的離子通量以非直角朝向結構668，而若干的非直角通量654撞擊結構660的面，並以接近平行於結構之基底的角度彈出、碰撞結構666的相對的面，而使遮罩產生一些劣化。
圖7A為本發明之一實施例中使用有機平坦化層(OPL)塗層進行隔離層重整處理以得到更具對稱性的隔離層輪廓之進料隔離層結構705之例示性示意圖700。如上述，隔離層側部702在高度上低於結構705(其位於底層708、706、及710上)的心軸側部704。圖7B為本發明之一實施例中，在塗佈OPL塗層728並部分回蝕結構705(其位於底層708、706、及710上)之後的隔離層結構725之例示性示意圖720。圖7C為以對OPL之高選擇比進行重整蝕刻之後的隔離層結構745之例示性示意圖740。應注意結構725的心軸側部744隔離層側部742實質上在相同的高度範圍。圖7B中的OPL塗層727已被完全蝕刻，而未圖示於圖7C之示意圖740中。
透過比較圖7D之重整處理之前的隔離層的例示性影像760，來進一步證實隔離層重整處理之效果，其中進料隔離層輪廓表現出在隔離層側部762比在心軸側部764較為低的結構766之高度。相較之下，在隔離層處理之後，圖7E中隔離層重整後的隔離層輪廓的例示性影像780表現出隔離層高度782與784實質上在相同的高度範圍。使用上至下的結構影像，隔離層重整處理亦改善結構的線寬粗糙度(LWR)與線邊緣粗糙度(LER)(未圖示)。這標記在圖8A與圖8B中，其中圖8A為無隔離層重整之情況下的後完全蝕刻之例示性上至下影像800；而圖8B為有隔離層重整之情況下的後完全蝕刻之例示性上至下影像850。參考圖8A，未進行隔離層重整之結構804表現出約4.0nm的線寬粗糙度808。隔離層重整之後，相同的結構854表現出約3.0nm的LMR或改善約1nm。本案發明人發現類似的線邊緣粗糙度之範圍改善(未圖示)。
圖9A為本發明之一實施例中未使用硬心軸而執行SAQP之方法的例示性製程流程圖900。總的來說，涉及沉積處理、RIE處理、拉除處理、輪廓重整處理、及圖案轉移處理處理之如下討論之整合方案為習知技術。然而，為區別操作與習知技術，應討論並凸顯不同的特殊項。在操作904中，提供具有圖案化光阻劑層及底層的基板到蝕刻系統的處理腔室中，該底層包含矽抗反射塗層(SiARC)、非晶層、及目標層。在操作908中，為維持矩形頂部圖案的保留，在該圖案化光阻劑層上執行光阻劑硬化處理。在操作912中，以使用氧化物的原子層沉積技術來執行第一保型隔離層沉積，此沉積操作在該圖案化光阻劑層上產生第一保型層。在操作916中，在該第一保型層上執行隔離層的第一反應性離子蝕刻(RIE)處理及第一拉除處理，該第一RIE處理及第一拉除處理產生第一隔離層圖案。
在操作920中，使用鈦氧化物來執行第二保型隔離層沉積，此沉積操作產生第二保型層。在操作924中，執行隔離層的第二RIE處理及第二拉除處理，該第二拉除處理在該第二保型層上產生第二隔離層圖案。在操作928中，將該第二隔離層圖案轉移到目標層中。在操作932中，同步控制二或更多步驟(涉及整合方案的沉積處理、RIE處理、拉除處理、輪廓重整處理、及/或圖案轉移處理)中所選的二或更多整合操作性變數。選擇二或更多整合操作性變數並使用控制器同步控制之步驟，結合圖10來描述，且本案發明人發現該等操作性變數的範圍為關鍵因素，其產生結果並使該等SAQP結果可透過本發明來達成。此外，為了達到目標圖案化均勻性（均勻性）、結構的拉除（拉除（pulldown））、結構的細窄化（細窄化）、結構的深寬比(深寬比)、及線寬粗糙度(LWR)與線邊緣粗糙度(LER)，亦進一步對於所選的操作性變數進行嚴謹的連續且同步控制，以得到結果，並在執行處理之後使用顯影技術來證實。
圖9B為本發明之另一實施例中未使用硬心軸而執行SAQP之方法的例示性製程流程圖950。在操作954中，提供具有圖案化光阻劑層及底層的基板到蝕刻系統的處理腔室中，該底層包含底部抗反射塗層(BARC)、矽氧氮化物層(SiON)、非晶層、及目標層。在操作958中，執行光阻劑微調與固化處理、及BARC蝕刻處理。在操作962中，以使用氧化物的原子層沉積技術來執行第一保型隔離層沉積，此沉積操作在該圖案化光阻劑層上產生第一保型層。
在操作966中，在該第一保型層上執行隔離層的第一反應性離子蝕刻(RIE)處理及第一拉除處理，該第一RIE處理及第一拉除處理產生第一隔離層圖案。在操作970中，使用鈦氧化物來執行第二保型隔離層沉積，此沉積操作產生第二保型層。在操作974中，執行隔離層的第二RIE處理及第二拉除處理，在該第二保型層上執行第二拉除處理，而產生第二隔離層圖案。在操作978中，將該第二隔離層圖案轉移到目標層中，此轉移操作產生目標圖案。在操作982中，同步控制二或更多步驟(涉及整合方案的沉積處理、RIE處理、拉除處理、輪廓重整處理、及圖案轉移處理)中所選的二或更多整合操作性變數。
如前述，選擇二或更多整合操作性變數並使用控制器同步控制之步驟，結合圖10來描述，且本案發明人發現該等操作性變數的範圍為關鍵因素，其使該等SAQP結果可透過本發明來達成。此外，為了達到目標圖案化均勻性（均勻性）、結構的拉除（拉除（pulldown））、結構的細窄化（細窄化）、結構的深寬比(深寬比)、及線寬粗糙度(LWR)與線邊緣粗糙度(LER)，亦進一步對於所選的操作性變數進行嚴謹的連續且同步控制，以得到結果，並在執行處理之後使用顯影技術來證實。
目標圖案的深寬比範圍可從1:5 到 1:7 nm。第一隔離層圖案及/或第二隔離層圖案之目標粗糙度改善可在0.8 到 1.6 nm的範圍內。第一保型沉積及/或第二保型沉積之沉積溫度可在25到 130℃之範圍內；ALD 氧化物對底層的蝕刻選擇比可為4或更高；鈦氧化物對底層的蝕刻選擇比可高於4；而第一隔離層拉除中，ALD 氧化物對底層的蝕刻選擇比可為5或更高。(請核對這些範圍。)
圖10為本發明之一實施例中未使用硬心軸而執行SAQP之方法的例示性系統圖1000。配置以執行前文中識別的製程條件的電漿蝕刻系統1000圖解於圖10中，其包含電漿處理腔室1010、基板固持器1020(待處理的基板1025被附加於其上方)、及真空泵浦系統1050。基板1025可為半導體基板、晶圓、平板顯示器、或液晶顯示器。電漿處理腔室1010可經配置以促進在電漿處理區域1045(鄰近基板1025之表面)中產生電漿。經由氣體分配系統1040導入可離子化氣體或處理氣體之混合物。使用真空泵浦系統1050針對給定流量之處理氣體而調整處理壓力。電漿可用以針對預先決定材料之處理產生材料，及/或用以幫助從基板1025之暴露表面上移除材料。電漿處理腔室1010可經配置以處理任何期望尺寸之基板，例如200mm基板、300mm基板、或更大。
可透過夾持系統1028將基板1025附加到基板固持器1020上，例如機械夾持系統或電性夾持系統(例如靜電夾持系統)。此外，基板固持器1020可包或加熱系統(未圖示)或冷卻系統(未圖示)，該者配置以調整及/或控制基板1025與基板固持器1020的溫度。加熱系統或冷卻系統可包含熱傳流體的再循環流量，當冷卻時，其從基板固持器1020接收熱，並將熱傳送到熱交換器系統(未圖示)；當加熱時，其將熱從熱交換器系統傳送到基板固持器1020。在其他實施例中，加熱/冷卻元件(例如電阻性加熱元件、或熱電加熱器/冷卻器)可被包含在基板固持器1020中、電漿處理腔室1010之腔壁中、及電漿蝕刻系統1000內的任何其他元件中。
此外，為改善基板1025與基板固持器1020之間的氣體間隙熱傳導，可透過背側氣體供給系統1026將熱傳氣體輸送到基板1025的背側。當需要升高或降低溫度的基板溫度控制時，可利用此類系統。例如，背側氣體供給系統可包含兩區氣體分配系統，其中氦氣間隙壓力可在基板1025之中央與邊緣之間獨立地變化。
在圖10所示之實施例中，基板固持器1020可包含電極1022，RF功率可透過電極1022耦合到電漿處理區域1045中的處理電漿。例如，經由將RF功率透過選擇性阻抗匹配網路1032而從RF產生器1030傳遞到基板固持器1020，可將基板固持器1020電性偏壓在一RF電壓下。RF電性偏壓可用以加熱電子，以形成並維持電漿。在此配置中，可將該系統作為反應性離子蝕刻(RIE)反應器來操作，其中腔室與上方的氣體注入電極作為接地表面。一般用於RF偏壓之頻率範圍可從約0.1 MHz 到約100 MHz。所屬技術領域中具有通常知識者熟知用於電漿處理的RF系統。
此外，電極1022在一RF電壓下的電性偏壓可使用脈衝偏壓訊號控制器1031脈衝。例如，來自RF產生器1030的RF功率輸出可在關閉狀態及開啟狀態之間脈衝。替代地，RF功率係在複數頻率下施加於基板固持器電極。此外，阻抗匹配網路1032可藉由減少反射的功率而增進RF功率對電漿處理腔室1010中之電漿的傳送。所屬技術領域中具有通常知識者熟知匹配網路拓樸（例如：L型、π型、T型等）及自動控制方法。
氣體分配系統1040可包含用於導入處理氣體混合物的噴淋頭設計。替代地，氣體分配系統1040可包含多區噴淋頭設計，其用於導入處理氣體混合物及調整基板1025上方之處理氣體混合物的分布。例如，多區噴淋頭設計可經配置，以相對於流向基板1025上方之實質上中心區域的處理氣體流或組成物的量，而調整流向基板525上方之實質上周圍區域的處理氣體流或組成物。
真空泵浦系統1050可包含能夠高達約每秒5000公升（或更大）泵抽速度之渦輪分子真空泵浦（TMP）及用於調節腔室壓力的閘閥。在用於乾電漿蝕刻的習知電漿處理裝置中，可使用每秒1000至3000公升的TMP。對於一般小於約50 mTorr的低壓處理而言，TMP係有用的。對於高壓處理（即大於約100 mTorr）而言，可使用機械升壓泵浦及乾粗抽泵浦。此外，用於監控腔室壓力的裝置（未圖示）可耦接至電漿處理腔室1010。
如前述，控制器1055可包含微處理器、記憶體、及數位I/O埠，其能夠產生控制電壓，此控制電壓足以傳輸及啟動對於電漿處理系統1000的輸入，以及監控來自電漿處理系統1000的輸出。此外，控制器1055可耦接至RF產生器1030、脈衝偏壓訊號控制器1031、阻抗匹配網路1032、氣體分配系統1040、真空泵浦系統1050、以及基板加熱/冷卻系統（未圖示）、背側氣體供給系統1026、及/或靜電夾持系統1028，並與以上元件交換資訊。例如，可根據一製程配方而使用儲存於記憶體中的程式，以啟動對於電漿處理系統1000之前述元件的輸入，進而在基板1025上執行電漿輔助處理，例如電漿蝕刻處理。
此外，電漿處理系統1000可進一步包含上電極1070，RF功率可從RF產生器1072經由選擇性阻抗匹配網路1074耦接至上電極1070。用於施加RF功率於上電極的頻率範圍可從約0.1 MHz到約200 MHz。此外，用於施加功率於下電極的頻率範圍可從約0.1 MHz至約100 MHz。此外，控制器1055係耦接至RF產生器1072及阻抗匹配網路1074，以控制對上電極1070的RF功率施加。所屬技術領域中具有通常知識者熟知上電極的設計及實施。上電極1070及氣體分配系統1040可如圖所示般設計成在相同的腔室組件內。替代地，上電極1070可包含多區電極設計，其用於調整耦合至基板1025上方的電漿的RF功率分佈。例如，上電極1070可被分割為中心電極及邊緣電極。
根據應用，可將其他裝置(例如感測器或量測裝置)附接到電漿處理腔室1010與控制器1055，以收集即時資料，並使用此類即時資料來同步控制二或更多步驟(涉及整合方案的沉積處理、RIE處理、拉除處理、輪廓重整處理、及/或圖案轉移處理)中所選的二或更多整合操作性變數。此外，可使用相同的資料來確保達成整合目標，包括圖案化均勻性（均勻性）、結構的拉除（拉除）、結構的細窄化（細窄化）、結構的深寬比(深寬比)、線寬粗糙度等。
所屬技術領域中具有通常知識者將立即想見其他的優點與修改。因此，在更寬態樣中的發明不限於圖示並描述的具體細節、代表性設備及方法、以及例示性範例。因此，在不背離整體發明態樣之範疇的情況下，可從此類細節中做出變更。
100‧‧‧方案
102‧‧‧硬遮罩
104‧‧‧心軸
106‧‧‧第二心軸層
108‧‧‧目標層
110‧‧‧基板
112‧‧‧步驟
114‧‧‧第二心軸
116‧‧‧步驟
118‧‧‧圖案
200‧‧‧示意圖
202‧‧‧圖案
204‧‧‧SiARC
206‧‧‧圖案化薄膜
208‧‧‧目標層
210‧‧‧疊層
220‧‧‧示意圖
240‧‧‧示意圖
242‧‧‧保型層
244‧‧‧光阻劑結構
280‧‧‧示意圖
300‧‧‧示意圖
340‧‧‧示意圖
342‧‧‧光阻劑
345‧‧‧結構
346‧‧‧SiARC
348‧‧‧SiON
350‧‧‧APF
352‧‧‧目標層
360‧‧‧示意圖
362‧‧‧SiARC層
364‧‧‧光阻劑層
365‧‧‧結構
366‧‧‧SiON層
368‧‧‧APF層
370‧‧‧目標層
380‧‧‧示意圖
382‧‧‧SiARC層
384‧‧‧光阻劑
385‧‧‧結構
386‧‧‧保型ALD層
390‧‧‧SiON層
392‧‧‧APF層
394‧‧‧目標層
400‧‧‧影像
402‧‧‧光阻劑
404‧‧‧結構
406‧‧‧SiARC層
408‧‧‧APF層
410‧‧‧目標層
440‧‧‧影像
442‧‧‧保型層
444‧‧‧結構
446‧‧‧光阻劑
448‧‧‧SiARC層
450‧‧‧APF
452‧‧‧目標層
480‧‧‧影像
482‧‧‧隔離層
486‧‧‧結構
488‧‧‧SiARC層
490‧‧‧APF
492‧‧‧目標層
500‧‧‧影像
504‧‧‧目標圖案化層
508‧‧‧非晶碳層
512‧‧‧隔離層
516‧‧‧光阻劑
520‧‧‧結構
524‧‧‧SiARC層
600‧‧‧示意圖
602‧‧‧隔離層側部
604‧‧‧心軸側部
606‧‧‧結構
650‧‧‧示意圖
652‧‧‧離子通量
654‧‧‧通量
668‧‧‧結構
660‧‧‧結構
666‧‧‧結構
700‧‧‧示意圖
702‧‧‧隔離層側部
704‧‧‧心軸側部
705‧‧‧結構
708‧‧‧底層
706‧‧‧底層
710‧‧‧底層
725‧‧‧結構
727‧‧‧OPL塗層
728‧‧‧OPL塗層
740‧‧‧示意圖
742‧‧‧隔離層側部
744‧‧‧心軸側部
745‧‧‧結構
760‧‧‧影像
762‧‧‧隔離層側部
764‧‧‧心軸側部
766‧‧‧結構
780‧‧‧影像
782‧‧‧高度
784‧‧‧高度
800‧‧‧影像
804‧‧‧結構
808‧‧‧線寬粗糙度
850‧‧‧影像
854‧‧‧結構
900‧‧‧流程圖
904‧‧‧操作
908‧‧‧操作
912‧‧‧操作
916‧‧‧操作
920‧‧‧操作
924‧‧‧操作
928‧‧‧操作
932‧‧‧操作
950‧‧‧流程圖
954‧‧‧操作
958‧‧‧操作
962‧‧‧操作
966‧‧‧操作
970‧‧‧操作
974‧‧‧操作
978‧‧‧操作
982‧‧‧操作
1000‧‧‧圖/系統
1010‧‧‧電漿處理腔室
1020‧‧‧基板固持器
1022‧‧‧電極
1025‧‧‧基板
1026‧‧‧背側氣體供給系統
1028‧‧‧夾持系統
1030‧‧‧RF產生器
1031‧‧‧控制器
1032‧‧‧阻抗匹配網路
1040‧‧‧氣體分配系統
1045‧‧‧電漿處理區域
1050‧‧‧真空泵浦系統
1055‧‧‧控制器
1070‧‧‧上電極
1072‧‧‧RF產生器
1074‧‧‧阻抗匹配網路
併入且構成本說明書之一部分的隨附圖式描繪本發明之實施例，且與上述發明概述及如下之實施方式一同用於描述本發明。
圖1圖解先前技術之SAQP流程的例示性整合方案。
圖2A圖解本發明之一實施例中整合方案的初始進料薄膜疊層的示意圖。
圖2B圖解本發明之一實施例中整合方案的光阻劑硬化步驟之示意圖。
圖2C圖解本發明之一實施例中整合方案中的第一保型原子層沉積(ALD)之示意圖。
圖2D圖解本發明之一實施例中整合方案中的第一ALD隔離層反應性離子蝕刻(RIE)與光阻劑拉除之示意圖。
圖2E圖解本發明之一實施例中整合方案中的第二保型ALD之示意圖。
圖2F圖解本發明之一實施例中整合方案中的第二ALD RIE與氧化物隔離層拉除之示意圖。
圖3A為本發明之一實施例中整合方案中帶有進料薄膜疊層的進料基板的例示性示意圖。
圖3B為本發明之一實施例中整合方案中的薄膜疊層在光阻劑微調、固化、並BARC蝕刻之後的例示性示意圖。
圖3C為本發明之一實施例中整合方案中的薄膜疊層在第一保型ALD之後的例示性示意圖。
圖4A為本發明之一實施例的整合方案中的結構在進行ALD RIE 與光阻劑拉除之後的例示性影像。
圖4B為本發明之一實施例的整合方案中第二隔離層沉積的例示性影像。
圖4C為本發明之一實施例的整合方案中氧化物拉除的例示性影像。
圖5圖解本發明之一實施例中SAQP整合方案中的後第一隔離層沉積的例示性影像。
圖6A為非對稱隔離層輪廓的例示性示意圖，強調結構之遮罩高度在心軸側部上與在隔離層側部上的差異。
圖6B為因鏡面反射而產生的不同且不正常的離子行為的例示性示意圖。
圖7A為本發明之一實施例中使用有機平坦化層(OPL)塗層進行隔離層重整以得到更具對稱性的隔離層輪廓之例示性示意圖。
圖7B為本發明之一實施例中透過部分回蝕結構OPL塗層進行隔離層重整以得到更具對稱性的隔離層輪廓的進料薄膜疊層之例示性示意圖。
圖7C為本發明之一實施例中以對OPL之高選擇比進行隔離層重整蝕刻處理的薄膜疊層之例示性示意圖。
圖7D為未執行隔離層重整蝕刻處理的薄膜疊層之例示性示意圖，其中圖7E為薄膜疊層在執行隔離層重整之後的影像。
圖8A為無隔離層重整之情況下的後完全蝕刻(post full etch)之例示性上至下影像。
圖8B為有隔離層重整之情況下的後完全蝕刻之例示性上至下影像，其凸顯線寬粗糙度(LWR)與線邊緣粗糙度(LER)的改善(未圖示)。
圖9A為本發明之一實施例中未使用硬心軸而執行SAQP之方法的例示性製程流程圖。
圖9B為本發明之一實施例中未使用硬心軸而執行SAQP之方法的例示性製程流程圖。
圖10為本發明之一實施例中未使用硬心軸而執行SAQP之方法的例示性系統圖。

Claims (20)

  1. 一種使用整合方案來增加基板上之結構的圖案密度的方法，該整合方案配置以達到整合目標、於光阻劑層級執行節距分割、並且不使用硬心軸，該方法包含下列步驟：提供具有圖案化光阻劑層及底層的基板，該底層包含矽抗反射塗層(SiARC)、非晶層、及目標層；在該圖案化光阻劑層上執行光阻劑硬化處理，以維持矩形頂部圖案的保留；以使用氧化物的原子層沉積技術來執行第一保型隔離層沉積，此沉積操作在該圖案化光阻劑層上產生第一保型層；在該第一保型層上執行隔離層的第一反應性離子蝕刻(RIE)處理及第一拉除處理，該第一RIE處理及該第一拉除處理產生第一隔離層圖案；執行第一輪廓重整處理，其配置以調整該第一隔離層圖案的線寬粗糙度(LWR)與線邊緣粗糙度(LER)；在該第一輪廓重整處理之後，使用鈦氧化物來執行第二保型隔離層沉積，此沉積操作產生第二保型層；執行隔離層的第二RIE處理及第二拉除處理，該第二拉除處理在該第二保型層上產生第二隔離層圖案；並且將該第二隔離層圖案轉移到目標層中，此轉移操作產生目標圖案；其中該整合目標包括圖案化均勻性(均勻性)、結構的拉除(拉除)、結構的細窄化(細窄化)、結構的深寬比(深寬比)、及線寬粗糙度。
  2. 如申請專利範圍第1項之使用整合方案來增加基板上之結構的圖案密度的方法，更包含下列步驟： 同步控制二或更多步驟中所選的二或更多整合操作性變數，其中該二或更多步驟涉及整合方案的沉積處理、RIE處理、拉除處理、輪廓重整處理、及圖案轉移處理。
  3. 如申請專利範圍第2項之使用整合方案來增加基板上之結構的圖案密度的方法：其中該底層包含被沉積的非晶碳沉積物，其係使用化學氣相沉積(CVD)來、或使用旋塗碳之後接著SiARC旋塗層而形成；且其中使用氧化物的第一保型的原子層沉積包含SiO2。
  4. 如申請專利範圍第3項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該隔離層的第一RIE處理，係以小於10nm的第一隔離層圖案拉除來執行。
  5. 如申請專利範圍第4項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該隔離層的第一RIE處理與第二RIE處理使用具有低電漿電位的高密度電漿，以限制因該第一隔離層圖案及/或該第二隔離層圖案的角隅上的離子衝擊所導致的拉除。
  6. 如申請專利範圍第5項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該隔離層的第一RIE處理使用具有脈衝能力的感應耦合型電漿(ICP)來源或電容耦合型電漿(CCP)來源。
  7. 如申請專利範圍第6項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該第一拉除處理使用CH3F/O2/Ar、CH3F/H2/Ar、或CH3F/H2/He。
  8. 如申請專利範圍第7項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該第二拉除處理使用氫溴化物及氧的混合物、或氯及氫的混合物。
  9. 如申請專利範圍第1項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該目標圖案的深寬比在1：5到1：7之範圍內。
  10. 如申請專利範圍第1項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該第一保型隔離層沉積及/或第二保型隔離層沉積之沉積溫度在25到130℃之範圍內；ALD的該氧化物對該底層的蝕刻選擇比為4或更高；該鈦氧化物對該底層的蝕刻選擇比高於4；而該隔離層的第一拉除處理中，ALD的該氧化物對該底層的蝕刻選擇比為5或更高。
  11. 如申請專利範圍第1項之使用整合方案來增加基板上之結構的圖案密度的方法，其中：該光阻劑硬化處理包含電漿固化處理，在該電漿固化處理期間，電漿的真空極紫外線輻射(VUV)伴隨著離子通量/自由基物種將該光阻劑稠密化；並且其中該電漿固化包括具有添加氣體(包括CH4)的HBr、H2、Ar電漿。
  12. 如申請專利範圍第1項之使用整合方案來增加基板上之結構的圖案密度的方法，其中：該隔離層的第一RIE處理係使用以CxFy為基礎的化學品以及稀釋氣體來執行；且該第一拉除處理係使用具有範圍在1到50mHz內的低偏壓射頻(RF)輻射的氧電漿來執行。
  13. 如申請專利範圍第1項之使用整合方案來增加基板上之結構的圖案密度的方法，其中： 該第二RIE處理係使用BCl3電漿來執行；且該第二拉除處理係使用具有範圍在1到50mHz內的低偏壓射頻(RF)輻射的氧電漿來執行。
  14. 一種使用整合方案來增加基板上之結構的圖案密度的方法，該整合方案配置以達到整合目標、於光阻劑層級執行節距分割、並且不使用硬心軸，方法包含下列步驟：提供具有圖案化光阻劑層及底層的基板，該底層包含底部抗反射塗層(BARC)、矽氧氮化物層(SiON)、非晶層、及目標層；執行光阻劑微調與固化處理、及BARC蝕刻處理；以使用氧化物的原子層沉積技術來執行第一保型隔離層沉積，此沉積操作在該圖案化光阻劑層上產生第一保型層；在該第一保型層上執行隔離層的第一反應性離子蝕刻(RIE)處理及第一拉除處理，該第一RIE處理及該第一拉除處理產生第一隔離層圖案；執行第一輪廓重整處理，其配置以調整該第一隔離層圖案的線寬粗糙度(LWR)與線邊緣粗糙度(LER)；在執行該第一輪廓重整處理之後，使用鈦氧化物來執行第二保型隔離層沉積，此沉積操作產生第二保型層；執行隔離層的第二RIE處理及第二拉除處理，該第二拉除處理在該第二保型層上產生第二隔離層圖案；並且將該第二隔離層圖案轉移到目標層中，此轉移操作產生目標圖案；其中該整合目標包括圖案化均勻性(均勻性)、結構的拉除(拉除)、結構的細窄化(細窄化)、結構的深寬比(深寬比)、及線寬粗糙度；其中使用氧化物的原子層沉積包含下列其中一者：Al2O3、Zro2、HfO2、RuO、或AlN；並且 其中使用氧化物的第一保型的原子層沉積包含TiO，而第二保型的原子層沉積包含SiO2。
  15. 如申請專利範圍第14項之使用整合方案來增加基板上之結構的圖案密度的方法，其中：該第一輪廓重整處理係配置以改善該第一隔離層圖案的線寬粗糙度(LWR)與線邊緣粗糙度(LER)，該第一輪廓重整處理包含下列步驟：塗佈有機平坦化層(OPL)並部分回蝕該第一間隔層圖案；並且使用蝕刻處理來重整該第一間隔層圖案，該蝕刻處理相對於該底層而對該OPL具有高選擇比。
  16. 如申請專利範圍第15項之使用整合方案來增加基板上之結構的圖案密度的方法，更包含：執行第二輪廓重整處理，其配置以改善該第二隔離層圖案的LWR與LER，該第二輪廓重整處理包含下列步驟：塗佈OPL並部分回蝕該第二間隔層圖案；並且使用蝕刻處理來重整該第二間隔層圖案，該蝕刻處理相對於該底層而對該OPL具有高選擇比。
  17. 如申請專利範圍第16項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該第一隔離層圖案及/或該第二隔離層圖案之粗糙度改善在0.8到1.6nm的範圍內。
  18. 如申請專利範圍第14項之使用整合方案來增加基板上之結構的圖案密度的方法，其中：在將該第二隔離層圖案轉移到目標層中之步驟之前的所有處理，均在該底層上方執行。
  19. 如申請專利範圍第14項之使用整合方案來增加基板上之結構的圖案密度的方法，其中：該隔離層的第一RIE及第一拉除處理、該隔離層的第二RIE及第二拉除處理，均不使用硬心軸而執行。
  20. 如申請專利範圍第14項之使用整合方案來增加基板上之結構的圖案密度的方法，其中該整合方案的所有操作處理均係使用一處理腔室來執行。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9748110B2 (en) * 2015-09-03 2017-08-29 Tokyo Electron Limited Method and system for selective spacer etch for multi-patterning schemes
US10629435B2 (en) * 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
WO2018094071A1 (en) * 2016-11-16 2018-05-24 Tokyo Electron Limited Method for regulating hardmask over-etch for multi-patterning processes
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US10658174B2 (en) * 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10636667B2 (en) * 2017-11-21 2020-04-28 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor devices and structures thereof
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis
KR20200124304A (ko) * 2018-03-20 2020-11-02 도쿄엘렉트론가부시키가이샤 통합형 종단간 자기 정렬 다중 패터닝 공정을 위한 플랫폼 및 작업 방법
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US10978300B2 (en) * 2018-07-11 2021-04-13 Tokyo Electron Limited Methods to reduce gouging for core removal processes using thermal decomposition materials
US10483119B1 (en) * 2018-09-20 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning (SADP) method
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
KR20210107716A (ko) 2019-01-22 2021-09-01 어플라이드 머티어리얼스, 인코포레이티드 펄스 전압 파형을 제어하기 위한 피드백 루프
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
TWI792002B (zh) * 2019-06-11 2023-02-11 美商應用材料股份有限公司 使用氟及金屬鹵化物來蝕刻金屬氧化物
CN110931462B (zh) * 2019-11-25 2021-05-18 长江存储科技有限责任公司 自对准四重图案及半导体器件的制造方法
US11462389B2 (en) 2020-07-31 2022-10-04 Applied Materials, Inc. Pulsed-voltage hardware assembly for use in a plasma processing system
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US20220399185A1 (en) 2021-06-09 2022-12-15 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11682558B2 (en) 2021-09-22 2023-06-20 International Business Machines Corporation Fabrication of back-end-of-line interconnects
US12009211B2 (en) * 2021-11-12 2024-06-11 Tokyo Electron Limited Method for highly anisotropic etching of titanium oxide spacer using selective top-deposition
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200845185A (en) * 2007-01-16 2008-11-16 Hitachi High Tech Corp Plasma processing method
US20120244458A1 (en) * 2011-03-22 2012-09-27 Tokyo Electron Limited Etch process for controlling pattern cd and integrity in multi-layer masks
US20130084688A1 (en) * 2011-09-30 2013-04-04 Tokyo Electron Limited Multi-layer pattern for alternate ald processes
US20140154887A1 (en) * 2012-12-03 2014-06-05 Applied Materials, Inc. Semiconductor device processing tools and methods for patterning substrates
US20150056800A1 (en) * 2013-08-20 2015-02-26 Bencherki Mebarki Self-aligned interconnects formed using substractive techniques

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905626B2 (en) * 2002-07-24 2005-06-14 Unaxis Usa Inc. Notch-free etching of high aspect SOI structures using alternating deposition and etching and pulsed plasma
EP1764827A1 (en) * 2005-09-16 2007-03-21 Interuniversitair Microelektronica Centrum ( Imec) Recursive spacer defined patterning
US7390753B2 (en) * 2005-11-14 2008-06-24 Taiwan Semiconductor Mfg. Co., Ltd. In-situ plasma treatment of advanced resists in fine pattern definition
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US8026180B2 (en) * 2007-07-12 2011-09-27 Micron Technology, Inc. Methods of modifying oxide spacers
US20090311634A1 (en) * 2008-06-11 2009-12-17 Tokyo Electron Limited Method of double patterning using sacrificial structure
JP5336283B2 (ja) 2008-09-03 2013-11-06 信越化学工業株式会社 パターン形成方法
US7935464B2 (en) * 2008-10-30 2011-05-03 Applied Materials, Inc. System and method for self-aligned dual patterning
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
TWI510854B (zh) 2011-12-31 2015-12-01 羅門哈斯電子材料有限公司 光阻劑圖案修整方法
US8623770B1 (en) * 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
US8945408B2 (en) 2013-06-14 2015-02-03 Tokyo Electron Limited Etch process for reducing directed self assembly pattern defectivity

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200845185A (en) * 2007-01-16 2008-11-16 Hitachi High Tech Corp Plasma processing method
US20120244458A1 (en) * 2011-03-22 2012-09-27 Tokyo Electron Limited Etch process for controlling pattern cd and integrity in multi-layer masks
US20130084688A1 (en) * 2011-09-30 2013-04-04 Tokyo Electron Limited Multi-layer pattern for alternate ald processes
US20140154887A1 (en) * 2012-12-03 2014-06-05 Applied Materials, Inc. Semiconductor device processing tools and methods for patterning substrates
US20150056800A1 (en) * 2013-08-20 2015-02-26 Bencherki Mebarki Self-aligned interconnects formed using substractive techniques

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