JP2013080909A - 3dフラッシュ構造用のエッチングプロセス - Google Patents

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Abstract

【課題】プラズマ処理室において、ウェハ上でスタックを形成するシリコン系の複数の二重層の中に高アスペクト比のフィーチャをエッチングするための方法を提供する。
【解決手段】プラズマ処理室に主エッチングガスが流入される。第1の圧力を提供しながら、主エッチングガスがプラズマにされる。20℃未満のウェハ温度が維持される。プラズマにより上記複数のシリコン系二重層のうちの複数の組を貫いてエッチングする間に、第1の圧力よりも低い第2の圧力まで圧力を降下させる。上記複数の二重層のうち第1の複数の組がエッチングされた後に、主エッチングガスの流入を停止させる。
【選択図】図1

Description

本発明は、半導体デバイスの形成に関する。より具体的には、本発明は、3次元フラッシュ構造の半導体デバイスの形成に関するものである。
半導体ウェハ処理では、高アスペクト比ビアが必要となる場合がある。例えば、3次元フラッシュメモリデバイスでは、複数の二重層のスタックにビアが形成される。そのようなデバイスの例は、東芝BiCS(Bit Cost Scalable:ビットコスト・スケーラブル)である。
本発明の目的に従って上記のことを達成するため、プラズマ処理室において、ウェハ上でスタックを形成するシリコン系の複数の二重層の中にフィーチャをエッチングするための方法を提供する。プラズマ処理室に主エッチングガスが流入される。第1の圧力を提供しながら、主エッチングガスがプラズマにされる。20℃未満のウェハ温度が維持される。プラズマにより上記複数のシリコン系二重層のうちの複数の組を貫いてエッチングする間に、第1の圧力よりも低い第2の圧力まで圧力を降下させる。上記複数の二重層のうち第1の複数の組がエッチングされた後に、主エッチングガスの流入を停止させる。
本発明の別の態様では、プラズマ処理室において、ウェハ上でスタックを形成するシリコン系の複数の二重層の中にフィーチャをエッチングするための方法を提供する。プラズマ処理室に、フッ化炭素とNF3とを含む主エッチングガスが流入される。30ミリトルから60ミリトルの間の第1の圧力を提供しながら、主エッチングガスがプラズマにされる。10℃未満のウェハ温度が維持される。プラズマにより上記複数のシリコン系二重層のうちの複数の組を貫いてエッチングする間に、第1の圧力よりも低い第2の圧力まで圧力を降下させる。上記複数の二重層のうち第1の複数の組がエッチングされた後に、主エッチングガスの流入を停止させる。
本発明のこれらおよび他の特徴について、本発明の以下の詳細な説明において、以下の図面を併用して、より詳細に説明する。
本発明を、限定するものではない例により添付の図面に示しており、それらの図面では、類似の要素を類似の参照符号で示している。
本発明の一実施形態において用いることができるプロセスの上位フローチャートである。
本発明の一実施形態により形成されるメモリスタックの概略断面図である。 本発明の一実施形態により形成されるメモリスタックの概略断面図である。 本発明の一実施形態により形成されるメモリスタックの概略断面図である。
本発明の実施において使用することができるプラズマ処理室の概略図である。
本発明の実施形態において用いられるコントローラを実現するのに適したコンピュータシステムを示す構成図である。
2通りの異なる圧力におけるエッチング速度対エッチング深さの関係を示すグラフである。
本発明について、添付の図面に示すいくつかの好ましい実施形態を参照して、以下で詳細に説明する。本発明についての完全な理解を与えるため、様々な具体的詳細が以下の説明において記載される。しかしながら、これら特定の詳細の一部または全部がなくても本発明を実施できることは、当業者には明らかであろう。また、本発明を不必要に不明瞭にすることがないよう、周知の工程段階および/または構造については詳細に記載していない。
高アスペクト比の孔のエッチングでは、CD制御を確保し、弓形プロファイルおよびアンダーカット・プロファイルを回避するため、側壁保護が必要である。しかしながら、ポリマーが多すぎると、ピンチオフ断面形状およびエッチングの停止につながることになる。高アスペクト比では、狭視野角であることによって、エッチング表面に到達する反応種の量が大幅に減少する。イオンは、孔の内部でのエッチング副産物もしくはエッチャントとの衝突または孔の側壁との衝突によって、エネルギーを失いやすく、これにより、エッチング速度が低下する。これは、アスペクト比依存エッチング(ARDE:Aspect Ratio Dependent Etching)と呼ばれる。イオンエネルギーを高めることは、イオンの方向性を維持し、側壁での過度の損失を回避するための助けとなり得るが、マスク選択性とのトレードオフとなる。また、TCPを増加させることによっても、エッチャント種、イオン種、および中性種がより多く提供される。しかしながら、孔への反応拡散によってエッチング速度は制限されるので、TCPを増加させることによってシステマティックにエッチング速度が高くなることはない。
理解を助けるため、図1は、本発明の一実施形態において用いることができるプロセスの上位フローチャートであり、これにより、シリコン系の二重層のスタックに高アスペクト比ビアを形成する。ウェハ上のシリコン系の複数の二重層のスタックにマスクが形成される(ステップ104)。ウェハが配置されているプラズマ処理室の中に主エッチングガスを流入させることによって、主エッチング工程が開始される(ステップ108)。主エッチングガスは、第1の圧力でプラズマにされる(ステップ112)。ウェハは、20℃未満の温度に維持される(ステップ116)。上記複数の二重層のうちの一部がエッチングされる間に、第1の圧力よりも低い第2の圧力まで圧力を降下させる(ステップ120)。主エッチングガスの流れを停止させる(ステップ124)。そして、プラズマ処理室にオーバエッチングガスを流入させることにより、オーバエッチング工程を提供することができる(ステップ128)。オーバエッチングガスは、主エッチングガスよりも重合性の高いものである。ウェハ温度を上昇させる(ステップ132)。処理室圧力を低下させる(ステップ136)。オーバエッチングガスからプラズマを発生させ(ステップ140)、これにより、複数の二重層のエッチングを完了させる。オーバエッチングガスを停止させる(ステップ144)。
[実施例]
本発明の実施形態の一例では、ウェハ基板上でスタックを形成するシリコン系の複数の二重層の中に、高アスペクト比ビアをエッチングする。各々の二重層は、好ましくは20〜40nmの厚さを有している。複数の二重層の上にマスクが形成される(ステップ104)。図2Aは、ウェハ212上でメモリスタック208を構成する複数の二重層の上に形成されたマスク204の断面図である。本実施形態では、複数の二重層の各々の二重層は、ポリシリコンの層220の下の酸化ケイ素(SiO)の層216によって形成されている。本実施形態では、マスク204は、アモルファスカーボンである。エッチング停止層など1つまたは複数の層を、スタック208とウェハ212との間に配置してもよく、あるいは、ウェハ212をランディング層として用いてもよい。メモリスタック208とマスク204との間に1つまたは複数の層を配置することができる。
ウェハ212は、後に続くステップを実行するため、処理ツールの中に配置することができる。図3は、本発明の一実施形態によりシリコンウェハのエッチングプロセスを実行するために使用することができるプラズマ処理システム300の一例を概略的に示している。プラズマ処理システム300は、プラズマ処理室304をその中に有するプラズマ反応器302を備えている。整合回路308により調整されるプラズマ電源306によって、電力窓312の近くに配置されたTCPコイル310に電力を供給し、これにより誘導結合電力を供給することで、プラズマ処理室304においてプラズマ314を発生させる。TCPコイル(上部電源)310は、処理室304内で均等拡散プロファイルを生成するように構成することができる。例えば、TCPコイル310は、プラズマ314にトロイダル電力分布を生成するように構成することができる。電力窓312は、TCPコイル310からプラズマ室304にエネルギーを伝えることを可能にしながら、TCPコイル310をプラズマ室304から切り離すように設けられている。整合回路318により調整されるウェハ・バイアス電圧電源316によって電極320に電力を供給し、これにより、電極320に支持されたウェハ322にバイアス電圧を設定する。コントローラ324は、プラズマ電源306およびウェハ・バイアス電圧電源316のためのポイントを設定する。
プラズマ電源306およびウェハ・バイアス電圧電源316は、例えば、13.56MHz、27MHz、2MHz、400kHz、またはそれらの組み合わせなど、特定の無線周波数で動作するように構成することができる。プラズマ電源306およびウェハ・バイアス電源316は、所望のプロセス性能を実現する範囲の電力を供給するのに適当な規模のものとすることができる。例えば、本発明の一実施形態では、プラズマ電源306は、300〜10000ワットの範囲の電力を供給するものとすることができ、ウェハ・バイアス電圧電源316は、10〜1000Vの範囲のバイアス電圧を供給するものとすることができる。また、TCPコイル310および/または電極320は、2つ以上のサブコイルまたはサブ電極から成るものであってもよく、それらは、単一の電源により電力供給されるか、または複数の電源により電力供給されることができる。
図3に示すように、プラズマ処理システム300は、さらに、ガス源/ガス供給機構330を備えている。ガス源は、主エッチングガス源332と、オーバエッチングガス源334と、またオプションで追加ガス源336を含んでいる。主エッチングガスは、オーバエッチングガスと同じ成分を一部含んでいることがある。このような場合には、個別の主エッチングガス源とオーバエッチングガス源を備える代わりに、後述のように、ガス源により、主エッチングガスおよびオーバエッチングガスの様々な成分を供給する。ガス源332、334、336は、シャワーヘッド340などのガス注入口を介して処理室304と流体接続されている。ガス注入口は、処理室304内のいずれかの有効な場所に配置することができ、また、ガスを注入するための任意の形態をとることができる。しかしながら、好ましくは、ガス注入口は、処理室304内の複数のゾーンへのガスの流れをそれぞれ個別に調整することができる“調整可能”ガス注入プロファイルを生成するように構成することができる。処理ガスおよび副生成物は、プラズマ処理室304内を特定の圧力に維持するためにも機能する圧力調整バルブ342とポンプ344によって、処理室304から取り除かれる。ガス源/ガス供給機構330は、コントローラ324によって制御される。本発明の実施形態の実施には、ラムリサーチ(Lam Research)社製のKiyoを使用することができる。好ましくは、処理室は、ACMEコーティング(イットリウム被覆)が施された酸化アルミニウム被覆表面を有している。
図4は、本発明の実施形態において用いられるコントローラ324を実現するのに適したコンピュータシステム400を示す上位ブロック図である。コンピュータシステムは、集積回路、プリント回路基板、小型携帯端末から、巨大なスーパーコンピュータまで、数多くの物理的形態をとることができる。コンピュータシステム400は、1つまたは複数のプロセッサ402を備えており、さらに、(グラフィックス、テキスト、およびその他のデータの表示用の)電子表示装置404、メインメモリ406(例えば、ランダムアクセスメモリ(RAM))、記憶装置408(例えば、ハードディスクドライブ)、リムーバブル記憶装置410(例えば、光ディスクドライブ)、ユーザインタフェース・デバイス412(例えば、キーボード、タッチスクリーン、キーパッド、マウスまたは他のポインティングデバイスなど)、および通信インタフェース414(例えば、無線ネットワーク・インタフェース)を備えることができる。通信インタフェース414によって、コンピュータシステム400と外部装置との間でリンクを介したソフトウェアおよびデータの転送が可能となる。システムは、さらに、上記のデバイス/モジュールが接続される通信インフラ416(例えば、通信バス、クロスオーバ・バー、またはネットワーク)を含むこともできる。
通信インタフェース414を介して転送される情報は、ワイヤもしくはケーブル、光ファイバー、電話回線、携帯電話リンク、無線周波数リンク、および/または他の通信チャネルを用いて実現することができる信号を伝送する通信リンクを介して、通信インタフェース414による受信が可能な、電子信号、電磁信号、光信号、または他の信号といった信号の形式とすることができる。このような通信インタフェースによって、1つまたは複数のプロセッサ402は、上記方法の手順を実行する過程でネットワークから情報を受信したり、あるいはネットワークに情報を出力したりすることがあり得ると考えられる。また、本発明の実施形態の方法は、プロセッサで単独で実行してもよく、あるいはインターネットなどのネットワークを介して処理の一部を共有する遠隔プロセッサと連携して実行してもよい。
“非一時的コンピュータ読み取り可能媒体”という用語は、一般に、メインメモリ、二次メモリ、リムーバブルストレージなどの媒体、ハードディスク、フラッシュメモリ、ディスクドライブメモリ、CD‐ROMなどの記憶装置、および他の形態の永続メモリを指して用いられており、搬送波または信号などの一時的な対象をカバーするものと解釈されるべきではない。コンピュータコードの例には、コンパイラにより生成されるような機械語コード、およびコンピュータによりインタプリタ用いて実行される高級言語コードを含むファイルが含まれる。コンピュータ読み取り可能媒体は、搬送波で具現化されるコンピュータデータ信号により伝送され、プロセッサにより実行可能な命令列を表すコンピュータコードであってもよい。
主エッチングを用いて、シリコン系の二重層の中にフィーチャをエッチングする。本例では、フィーチャは、酸化ケイ素とポリシリコンの二重層の中にエッチングされるビアである。主エッチングガスが、ガス源330からプラズマ処理室304に流入される(ステップ108)。本例では、主エッチングガス流は、20〜100sccmのCH22と、50〜300sccmのN2と、1〜200sccmのNF3である。好ましくは、主エッチングガスは、フッ化炭素ガスとNF3を含んでいる。より好ましくは、フッ化炭素ガスは、ハイドロフルオロカーボンガスである。主エッチングガスは、プラズマにされる(ステップ112)。本例では、TCPコイル310によって、13.6MHzで1,000〜2,000ワットのRF電力が供給される。下部電極320によって、400kHzで100〜700ボルトのバイアスが供給される。処理室圧力は、40ミリトルに設定される。ウェハ温度は、20℃未満に維持される(ステップ116)。本例では、ウェハ温度は0℃に維持される。
圧力を降下させる(ステップ120)。本例では、圧力を、40ミリトルから10ミリトルに降下させる。16組の二重層のスタックの場合、好ましくは、圧力を降下させる間に少なくとも4通りの異なる圧力が提供される。より好ましくは、圧力を降下させる間に少なくとも6通りの異なる圧力が提供される。最も好ましくは、その降下は、連続的降下である。本例では、40ミリトルと10ミリトルの圧力エンドポイントが提供される。降下させる際の少なくとも6通りの異なる主エッチング圧力は、エンドポイント間での線形または双曲線形の降下によって提供される。主エッチングガスの流れが停止される(ステップ124)。
図2Bは、1回の主エッチング工程を用いて複数の二重層をエッチングすることでエッチング・フィーチャ228が形成された後のスタックの断面図である。本例では、主エッチングによって、テーパ断面形状を提供し、16組の二重層のうち12組を貫いてエッチングする。本例では、結果として得られる断面形状はテーパ状ではあるが、主エッチングによって高速エッチングが提供されるので、主エッチングを用いて二重層のほぼ全てを貫いてエッチングされる。主エッチングを用いて二重層の全てを貫いてエッチングしない主な理由は、二重層のエッチングと下位層のエッチングとの間の選択性が低いためである。もし二重層の全てを主エッチングによりエッチングした場合は、低い選択性に起因して、ウェハ212である下位層のエッチングが生じることがある。図2Bは、一方のエッチング・フィーチャが他方よりも深いことを示している。主エッチングを用いて二重層の全てをエッチングすることはない別の理由は、主エッチングによる不均一なエッチングによって、ウェハ212である下位層のエッチングが引き起こされないようにするためである。
本例では、オーバエッチングを用いてエッチング・フィーチャを完成させる。オーバエッチングでは、主エッチングガスとは異なるオーバエッチングガスをプラズマ処理室内に流入させる(ステップ128)。一般に、オーバエッチングガスは、主エッチングガスよりも重合性が高いものである。これは、炭素成分を、より高い濃度とすることによって実現される。配合の一例では、オーバエッチングガス流は、0〜100sccmのCH22、1〜200sccmのNF3、0〜100sccmのCH3F、および0〜100sccmのCH4を含んでいる。
ウェハ温度を上昇させる(ステップ132)。本例では、ウェハ温度を20℃まで上昇させる。処理室圧力を低下させる(ステップ136)。本例では、処理室圧力を5ミリトルまで減少させる。オーバエッチングガスは、プラズマにされる(ステップ140)。本例では、TCPコイル310によって、13.6MHzで1,000〜2,000ワットのRF電力が供給される。下部電極320によって、400kHzで100〜700ボルトのバイアスが供給される。オーバエッチングガスの流れが停止される(ステップ144)。
図2Cは、オーバエッチングが完了した後のスタックの断面図である。オーバエッチングを用いて残りの二重層を貫いてエッチングすることで、エッチング・フィーチャを、ウェハ212である下位層に届くように、また、エッチング・フィーチャの上部を広げることなくエッチング・フィーチャのテーパ状底部を広げるようにして、完成させる。これによって、上から下まで、より均一なエッチング・フィーチャが提供される。
圧力を降下させることで、アスペクト比依存エッチングが軽減されることが分かっており、これによって、エッチングの停止が回避されると共に、エッチング中にバイアスを高める必要性が排除または低減され、これにより、エッチングマスク選択性の低下が回避される。好ましくは、エッチング中のバイアスは一定である。
図5は、実験により求められた、40ミリトルの場合と10ミリトルの場合の、縦軸のエッチング速度対横軸のエッチング深さのグラフである。結果は、圧力およびアスペクト比がエッチング速度に及ぼす影響を示している。高圧で低アスペクト比のときには、孔エッチング速度は高速である。高圧では、アスペクト比が高くなるにつれて、エッチング速度は遅くなり、最終的にゼロに達することが分かった。実験によって、低圧で低アスペクト比のときには、エッチングが遅いことが分かった。アスペクト比が高くなるにつれて、低圧エッチング速度は、飽和状態に達するまで増加する。低圧では平均自由行程が増加する。本発明は、アスペクト比依存エッチング速度を排除する降下を用いて、高圧で低アスペクト比のエッチング速度がより高速であることと、低圧で高アスペクト比のエッチング速度がより高速であることを利用する。
圧力の降下は、線形降下のような連続関数であってもよいし、あるいは段階的な降下であってもよい。降下は、主エッチング時間の大部分にわたって生じることが好ましい。例えば12組の二重層がエッチングされる場合、少なくとも6組の二重層をエッチングする間にわたって、降下が生じることが好ましい。降下が段階的である場合は、二重層の組数の少なくとも半分の段階数の降下であることが好ましい。例えば12組の二重層がエッチングされる場合には、降下過程で少なくとも6通りの異なる圧力が提供される。好ましくは、主エッチング圧力を30から60ミリトルの間の圧力で開始させ、これにより、初期の高いエッチング速度を提供する。圧力は、2ミリトルの低さまで降下させることができる。
エッチング・フィーチャは、トレンチまたはビアとすることができるが、本発明は高アスペクト比エッチングを提供するものであるため、エッチング・フィーチャはビアであることが好ましい。好ましくは、ビアは、80nm以下の幅を有するものである。より好ましくは、ビアは20から80nmの間の幅を有する。さらに好ましくは、ビアは45から60nmの間の幅を有する。ビアの深さは、好ましくは1.4ミクロンより大きい。好ましくは、ビアの幅に対するビアの深さのアスペクト比は、少なくとも20:1である。より好ましくは、アスペクト比は、少なくとも35:1である。
上記の例は16組の二重層を有するものであるが、本発明の他の実施形態では、32組または64組の二重層など、16組より多くの二重層を有していてもよい。
好ましくは、主エッチング中のウェハ温度は、20℃以下である。より好ましくは、主エッチング中のウェハ温度は、10℃以下である。
NF3は、ポリシリコンと酸化ケイ素の両方をエッチングすることができる。好ましくはCH22であるフッ化炭素は、ポリマーを形成し、これによって自らエッチング停止を引き起こすことになる。NF3/CH22ガス比を調整することによって、エッチング対堆積の良好な制御が提供される。CH22は、酸化ケイ素をエッチングするのに使用されるCF2を提供するために用いられる。20℃以下の、より好ましくは10℃以下のウェハ温度とすることで、付着係数の増加によって、より多くのCF2が酸化ケイ素に到達すると共に形成されることが分かっており、これが酸化ケイ素のエッチング加わることで、酸化ケイ素のエッチング速度が増加する。さらには、エッチング選択性が向上する。表面上でのそのようなポリマーの形成によって、ポリシリコンのエッチング速度は低下するが、ビア孔のエッチングを持続させるのに十分に高いエッチング速度が維持される。CH22の流量は、好ましくは、10sccmから100sccmの間である。NF3の流量は、好ましくは、20sccmから80sccmの間である。NF3/CH22の流量比は、好ましくは、1:1から1:2の間である。
好ましくは、主エッチング中には、100kHzから1MHzの間の周波数でバイアスが供給される。より好ましくは、バイアスは、300kHzから500kHzの間の周波数で供給される。最も好ましくは、バイアスは、約400kHzの周波数で供給される。バイアスは、好ましくは、500ボルトから700ボルトの間に維持される。より低い周波数のバイアスによって、より高いエネルギーのイオンが提供され、これによって、ビアの底部でのCDの低減が制限されることにより、主エッチング工程が向上することが分かっている。好ましい実施形態では、圧力を降下させる際に、電力が減少し電圧が一定に保たれるように、バイアス制御は電圧モードで提供される。もしバイアス制御が電力モードで提供されると、圧力を降下させる際にバイアス電圧が減少し、これによってエッチング速度が低下することになる。
好ましくは、主エッチングでは、1回のエッチングで、二重層のうち半分から全てがエッチンングされる。より好ましくは、主エッチングでは、1回のエッチングで、全ての二重層のうちの8分の5から8分の7がエッチングされる。最も好ましくは、主エッチングでは、1回のエッチングで、二重層のうちの約4分の3がエッチングされる。オーバエッチングでは、1回のエッチングで、残りの二重層がエッチングされる。
オーバエッチングでは、エッチング・フィーチャの底部でのエッチングを向上させるため、さらに圧力が下げられる。より低い圧力によって平均自由行程が増加して、これにより、より多くのエッチャントがフィーチャの底部まで移動することが可能になる。エッチング中の圧力降下の底が十分に低い場合、本発明の一実施形態では、圧力は、その低い圧力に維持され、オーバーエッチ中にさらに降下されることはない。低い圧力は、マスクの上に過度にポリマーが堆積して、ビアを閉鎖すると共にエッチング停止を生じることになることを回避するための助けにもなる。
オーバエッチング用の配合の例では、NF3/CH3Fガス比を用いて、エッチング対堆積およびマスク選択性を制御する。加えて、CH4ガスが、マスクを保護し、マスクのファセッティングを低減するための、追加パッシバントとなる。堆積量は、フッ素と炭素の比率によって制御される。CH3F/CH4比は、CFX、CHXのようなポリマーから、より高いエッチング耐性を通常有するC‐Cのような、よりカーボンリッチなポリマーまで、堆積品質を制御するためのノブとして作用する。NF3/CH3Fの流量比は、好ましくは、3:1から1:3の間である。
オーバエッチング中は、ウェハ温度は少なくとも20℃であることが好ましい。より高い温度によって、エッチング・フィーチャの底部でのポリマーの堆積が減少し、これにより、ピンチオフ断面形状およびエッチングの停止が回避される。主エッチングにおいてCH22が酸化ケイ素のエッチングに用いられるようにして、オーバエッチング化学においてポリマー添加剤が酸化ケイ素のエッチングに用いられるわけではないので、オーバエッチング化学は、理論に縛られることなく、より重合性の高いものとすることが可能である。オーバエッチングでは、その代わりに、エッチングが、より多くフッ素に依存する。オーバエッチングに用いられるポリマー添加剤は、代わりに、主として、マスクを保護するための保護ポリマー層を形成するためのものである。オーバエッチングの際には、アスペクト比が高いので、ポリマーがエッチング・フィーチャの底部にまで達しない。そこで、エッチング・フィーチャの上部には、エッチング・フィーチャの底部よりも多くのポリマー保護が提供され、これにより、エッチング・フィーチャの上部を広げることなく、エッチング・フィーチャの底部をエッチングして広げることを可能にしている。従来のオーバエッチングの配合では、より高い圧力で、より低い重合性の化学物質を使用することになる。
好ましくは、オーバエッチング中のバイアスは、100kHzから1MHzの間の周波数で供給される。より好ましくは、バイアスは、300kHzから500kHzの間の周波数で供給される。最も好ましくは、バイアスは、約400kHzの周波数で供給される。好ましくは、バイアスは、300ボルトから500ボルトの間に維持される。この電圧範囲は、マスクの過度のスパッタリングを回避しながらエッチングを維持するために好ましい。
主エッチングとオーバエッチングの両方において、TCPコイル310は、好ましくは、1000ワットから2500ワットの間のRF電力を供給する。より好ましくは、TCPコイル310は、1500ワットから2000ワットの間のRF電力を供給する。TCP電力を増加させることは、飽和状態に達するまでエッチング速度を高める助けとなる。本例では、2000ワットのTCPで、飽和状態が見られた。また、本発明では、二重層の酸化ケイ素とポリシリコンの層の間にスカロッピングがほとんど見られないことも分かっている。主エッチングとその後に続くオーバエッチングにより少なくとも16組の二重層をエッチングする本発明のシングルステップ・プロセスは、各サイクルがポリシリコン・エッチング工程と酸化物エッチング工程を含む少なくとも16サイクルにより少なくとも16組の二重層のエッチングを提供するプロセスに比べて、優れている。1つの利点として、少なくとも16組の二重層をエッチングする本発明のシングルステップは、より高いスループット、より良好な調整可能性、および上部形状制御を有していることがある。
本発明の他の実施形態では、主エッチング工程とオーバエッチング工程との間に他の工程が生じ得る。例えば、主エッチング工程とオーバエッチング工程との間に1つまたは複数の追加エッチング工程が生じることがある。そのような追加エッチング工程は、主エッチング工程とオーバエッチング工程との間の遷移工程とすることができる。そのような遷移工程は、主エッチング工程とオーバエッチング工程の特徴を併せ持つことができる。
本発明の他の実施形態では、各々の二重層は、酸化ケイ素層と窒化ケイ素層とを含むことができる。他の実施形態では、二重層は1つまたは複数の追加層を含んでいてもよく、これにより、二重層は3つまたは4つの層を有することができる。
本発明について、いくつかの好適な実施形態によって説明したが、本発明の範囲内に含まれるものとして、変更、置換、および種々の代替均等物がある。また、本発明の方法および装置を実現する数多くの代替的方法があることにも、留意すべきである。よって、以下の添付の請求項は、本発明の真の趣旨および範囲から逸脱しないあらゆる変更、置換、および種々の代替均等物を含むものと解釈されるべきである。

Claims (19)

  1. プラズマ処理室において、ウェハ上でスタックを形成するシリコン系の複数の二重層の中にフィーチャをエッチングするための方法であって、
    前記プラズマ処理室内に主エッチングガスを流入させ、
    第1の圧力を提供しながら、前記主エッチングガスをプラズマにし、
    20℃未満のウェハ温度を維持し、
    前記プラズマにより前記複数のシリコン系二重層のうちの複数の組を貫いてエッチングする間に、前記第1の圧力よりも低い第2の圧力まで圧力を降下させ、
    前記複数の二重層のうち第1の複数の組がエッチングされた後に、前記主エッチングガスの前記流入を停止させる
    方法。
  2. 前記主エッチングガスは、フッ化炭素とNF3とを含む請求項1に記載の方法。
  3. 前記ウェハ温度の維持では、10℃未満のウェハ温度を維持する請求項2に記載の方法。
  4. 前記第1の圧力は、30ミリトルから60ミリトルの間である請求項3に記載の方法。
  5. 前記フッ化炭素は、ハイドロフルオロカーボンである請求項4に記載の方法。
  6. 前記主エッチングガスは、前記ウェハの第1の側に配置された上部電源に誘導結合電力を供給し、前記ウェハの前記第1の側と反対側の、前記ウェハの第2の側で下部電極にバイアス電力を供給することでプラズマにし、前記バイアス電力は100kHzから1MHzの間の周波数を有する請求項5に記載の方法。
  7. 各々のシリコン系二重層は、ポリシリコン層と酸化ケイ素層とを含む請求項6に記載の方法。
  8. 少なくとも16組の二重層がある場合、前記第1の複数の組は少なくとも12組の二重層であり、前記12組の二重層がエッチングされる間に前記降下によって少なくとも6通りの異なる圧力が提供される請求項7に記載の方法。
  9. 前記エッチング・フィーチャは、少なくとも20:1のアスペクト比を有するビアである請求項8に記載の方法。
  10. 前記主エッチングガスの前記流入を停止させた後に、エッチングされていない残りの二重層をエッチングするためのオーバエッチングをさらに含み、該オーバエッチングは、
    前記プラズマ処理室に、前記主エッチングガスよりも重合性が高く、NF3を含むオーバエッチングガスを流入させることと、
    前記オーバエッチングガスをプラズマにすることと、
    前記オーバエッチングガスの前記流入を停止させることと、を含む請求項9に記載の方法。
  11. 前記オーバエッチングは、主エッチングからウェハ温度を上昇させることをさらに含む請求項10に記載の方法。
  12. 前記オーバエッチングは、主エッチングから圧力を低下させることをさらに含む請求項11に記載の方法。
  13. 前記ウェハ温度を維持することによって、10℃未満のウェハ温度を維持する請求項1に記載の方法。
  14. 前記第1の圧力は、30ミリトルから60ミリトルの間である請求項1に記載の方法。
  15. 前記フッ化炭素は、ハイドロフルオロカーボンである請求項1に記載の方法。
  16. 前記主エッチングガスをプラズマにすることは、前記ウェハの第1の側に配置された上部電源に誘導結合電力を供給することと、前記ウェハの前記第1の側と反対側の、前記ウェハの第2の側で下部電極にバイアス電力を供給することと、を含み、前記バイアス電力は100kHzから1MHzの間の周波数を有する請求項1に記載の方法。
  17. 各々のシリコン系二重層は、ポリシリコン層と酸化ケイ素層とを含む請求項1に記載の方法。
  18. 少なくとも16組の二重層がある場合、前記第1の複数の組は少なくとも12組の二重層であり、前記12組の二重層がエッチングされる間に前記降下によって少なくとも6通りの異なる圧力が提供される請求項1に記載の方法。
  19. プラズマ処理室において、ウェハ上でスタックを形成するシリコン系の複数の二重層の中にフィーチャをエッチングするための方法であって、
    前記プラズマ処理室に、フッ化炭素とNF3とを含む主エッチングガスを流入させ、
    30ミリトルから60ミリトルの間の第1の圧力を提供しながら、前記主エッチングガスをプラズマにし、
    10℃未満のウェハ温度を維持し、
    前記プラズマにより前記複数のシリコン系二重層のうちの複数の組を貫いてエッチングする間に、前記第1の圧力よりも低い第2の圧力まで圧力を降下させ、
    前記複数の二重層のうち第1の複数の組がエッチングされた後に、前記主エッチングガスの前記流入を停止させる
    方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150015408A (ko) * 2013-07-31 2015-02-10 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2015043386A (ja) * 2013-08-26 2015-03-05 東京エレクトロン株式会社 半導体装置の製造方法
JP2015144158A (ja) * 2014-01-31 2015-08-06 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP2015153941A (ja) * 2014-02-17 2015-08-24 東京エレクトロン株式会社 半導体装置の製造方法
JP2015220251A (ja) * 2014-05-14 2015-12-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
JP2016039310A (ja) * 2014-08-08 2016-03-22 東京エレクトロン株式会社 多層膜をエッチングする方法
US9613979B2 (en) 2015-07-16 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP2019096666A (ja) * 2017-11-20 2019-06-20 東京エレクトロン株式会社 エッチング方法及びこれを用いた窪みパターンの埋め込み方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9384992B2 (en) * 2012-02-09 2016-07-05 Tokyo Electron Limited Plasma processing method
US9299574B2 (en) * 2013-01-25 2016-03-29 Applied Materials, Inc. Silicon dioxide-polysilicon multi-layered stack etching with plasma etch chamber employing non-corrosive etchants
US9129911B2 (en) 2013-01-31 2015-09-08 Applied Materials, Inc. Boron-doped carbon-based hardmask etch processing
US20140342570A1 (en) * 2013-05-16 2014-11-20 Applied Materials, Inc. Etch process having adaptive control with etch depth of pressure and power
US9018103B2 (en) * 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
JP6267953B2 (ja) 2013-12-19 2018-01-24 東京エレクトロン株式会社 半導体装置の製造方法
CN104793289B (zh) * 2014-01-21 2019-05-10 吉林师范大学 有机聚合物等离子刻蚀工艺误差对器件影响的补偿方法
CN105336570A (zh) * 2014-07-14 2016-02-17 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法
US20160020119A1 (en) * 2014-07-16 2016-01-21 Macronix International Co., Ltd. Method of Controlling Recess Depth and Bottom ECD in Over-Etching
US9449821B2 (en) * 2014-07-17 2016-09-20 Macronix International Co., Ltd. Composite hard mask etching profile for preventing pattern collapse in high-aspect-ratio trenches
JP6454492B2 (ja) * 2014-08-08 2019-01-16 東京エレクトロン株式会社 多層膜をエッチングする方法
CN105374737B (zh) * 2014-08-25 2019-02-26 中微半导体设备(上海)有限公司 抑制刻蚀过程中孔底部出现缺口的方法、孔的形成方法
JP6328524B2 (ja) * 2014-08-29 2018-05-23 東京エレクトロン株式会社 エッチング方法
JP6339961B2 (ja) 2015-03-31 2018-06-06 東京エレクトロン株式会社 エッチング方法
JP6339963B2 (ja) * 2015-04-06 2018-06-06 東京エレクトロン株式会社 エッチング方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
US9613824B2 (en) 2015-05-14 2017-04-04 Tokyo Electron Limited Etching method
JP6494424B2 (ja) 2015-05-29 2019-04-03 東京エレクトロン株式会社 エッチング方法
JP6541439B2 (ja) 2015-05-29 2019-07-10 東京エレクトロン株式会社 エッチング方法
KR20170002764A (ko) 2015-06-29 2017-01-09 삼성전자주식회사 반도체 소자의 제조 방법
JP6557588B2 (ja) * 2015-12-04 2019-08-07 株式会社日立ハイテクノロジーズ ドライエッチング方法
US9997374B2 (en) * 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
GB201608926D0 (en) * 2016-05-20 2016-07-06 Spts Technologies Ltd Method for plasma etching a workpiece
JP6604911B2 (ja) * 2016-06-23 2019-11-13 東京エレクトロン株式会社 エッチング処理方法
US9997366B2 (en) * 2016-10-19 2018-06-12 Lam Research Corporation Silicon oxide silicon nitride stack ion-assisted etch
JP6945388B2 (ja) 2017-08-23 2021-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
JP6883495B2 (ja) 2017-09-04 2021-06-09 東京エレクトロン株式会社 エッチング方法
US10002746B1 (en) * 2017-09-13 2018-06-19 Lam Research Corporation Multi regime plasma wafer processing to increase directionality of ions
KR20200084366A (ko) * 2017-11-30 2020-07-10 램 리써치 코포레이션 실리콘 옥사이드 실리콘 나이트라이드 스택 계단 단차 (stair step) 에칭
TWI819233B (zh) * 2019-08-15 2023-10-21 美商應用材料股份有限公司 非共形膜的選擇性蝕刻臨界尺寸控制
JP7403314B2 (ja) * 2019-12-26 2023-12-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置
CN111154490A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 刻蚀气体、刻蚀方法及3d存储器件制造方法
CN115380365A (zh) * 2020-02-13 2022-11-22 朗姆研究公司 具有无穷大选择性的高深宽比蚀刻
US11688609B2 (en) * 2020-05-29 2023-06-27 Tokyo Electron Limited Etching method and plasma processing apparatus
JP2023109497A (ja) 2022-01-27 2023-08-08 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP2023109496A (ja) 2022-01-27 2023-08-08 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62232925A (ja) * 1986-04-03 1987-10-13 Sony Corp Siのエツチングガス
JP2001237228A (ja) * 2000-02-24 2001-08-31 Canon Sales Co Inc 基板処理方法および基板処理装置ならびにデバイス製造方法
JP2001517873A (ja) * 1997-09-24 2001-10-09 インフィネオン テクノロジース アクチエンゲゼルシャフト シリコン基板内にトレンチ構造部を形成するための方法
JP2002531946A (ja) * 1998-12-03 2002-09-24 アプライド マテリアルズ インコーポレイテッド フッ素化ガス混合物を用いた多結晶シリコンのプラズマエッチング
JP2004140391A (ja) * 2000-09-29 2004-05-13 Hitachi Ltd プラズマ処理装置および方法
JP2006278436A (ja) * 2005-03-28 2006-10-12 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、制御プログラム、コンピュータ記録媒体及び処理レシピが記録された記録媒体
JP2009088446A (ja) * 2007-10-03 2009-04-23 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5827437A (en) * 1996-05-17 1998-10-27 Lam Research Corporation Multi-step metallization etch
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
US6303513B1 (en) * 1999-06-07 2001-10-16 Applied Materials, Inc. Method for controlling a profile of a structure formed on a substrate
KR101075045B1 (ko) * 2002-10-11 2011-10-19 램 리써치 코포레이션 플라즈마 에칭 성능 강화를 위한 방법
US6969568B2 (en) * 2004-01-28 2005-11-29 Freescale Semiconductor, Inc. Method for etching a quartz layer in a photoresistless semiconductor mask
US7090782B1 (en) * 2004-09-03 2006-08-15 Lam Research Corporation Etch with uniformity control
US7459100B2 (en) * 2004-12-22 2008-12-02 Lam Research Corporation Methods and apparatus for sequentially alternating among plasma processes in order to optimize a substrate
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4450245B2 (ja) * 2007-06-07 2010-04-14 株式会社デンソー 半導体装置の製造方法
CN101339903A (zh) * 2007-06-27 2009-01-07 应用材料股份有限公司 用于高温蚀刻高-k材料栅结构的方法
KR101588909B1 (ko) * 2007-12-21 2016-02-12 램 리써치 코포레이션 실리콘 구조의 제조 및 프로파일 제어를 이용한 딥 실리콘 에칭
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
JP2011124239A (ja) * 2008-03-31 2011-06-23 Daikin Industries Ltd ドライエッチングガス及びそれを用いたドライエッチング方法
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
JP2010177652A (ja) * 2009-02-02 2010-08-12 Toshiba Corp 半導体装置の製造方法
DE102010038736A1 (de) * 2010-07-30 2012-02-02 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zum Steuern der kritischen Abmessungen von Gräben in einem Metallisierungssystem eines Halbleiterbauelements während des Ätzens einer Ätzstoppschicht

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62232925A (ja) * 1986-04-03 1987-10-13 Sony Corp Siのエツチングガス
JP2001517873A (ja) * 1997-09-24 2001-10-09 インフィネオン テクノロジース アクチエンゲゼルシャフト シリコン基板内にトレンチ構造部を形成するための方法
JP2002531946A (ja) * 1998-12-03 2002-09-24 アプライド マテリアルズ インコーポレイテッド フッ素化ガス混合物を用いた多結晶シリコンのプラズマエッチング
JP2001237228A (ja) * 2000-02-24 2001-08-31 Canon Sales Co Inc 基板処理方法および基板処理装置ならびにデバイス製造方法
JP2004140391A (ja) * 2000-09-29 2004-05-13 Hitachi Ltd プラズマ処理装置および方法
JP2006278436A (ja) * 2005-03-28 2006-10-12 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、制御プログラム、コンピュータ記録媒体及び処理レシピが記録された記録媒体
JP2009088446A (ja) * 2007-10-03 2009-04-23 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150015408A (ko) * 2013-07-31 2015-02-10 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2015046564A (ja) * 2013-07-31 2015-03-12 東京エレクトロン株式会社 半導体装置の製造方法
KR102266267B1 (ko) * 2013-07-31 2021-06-16 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2015043386A (ja) * 2013-08-26 2015-03-05 東京エレクトロン株式会社 半導体装置の製造方法
US9905431B2 (en) 2014-01-31 2018-02-27 Hitachi High-Technologies Corporation Dry etching method
JP2015144158A (ja) * 2014-01-31 2015-08-06 株式会社日立ハイテクノロジーズ ドライエッチング方法
KR20150097416A (ko) * 2014-02-17 2015-08-26 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2015153941A (ja) * 2014-02-17 2015-08-24 東京エレクトロン株式会社 半導体装置の製造方法
KR102038174B1 (ko) * 2014-02-17 2019-10-29 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2015220251A (ja) * 2014-05-14 2015-12-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
JP2016039310A (ja) * 2014-08-08 2016-03-22 東京エレクトロン株式会社 多層膜をエッチングする方法
US9613979B2 (en) 2015-07-16 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP2019096666A (ja) * 2017-11-20 2019-06-20 東京エレクトロン株式会社 エッチング方法及びこれを用いた窪みパターンの埋め込み方法

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