KR20150015408A - 반도체 장치의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000007789 gas Substances 0.000 claims abstract description 135
- 238000012545 processing Methods 0.000 claims abstract description 83
- 238000005530 etching Methods 0.000 claims abstract description 60
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims abstract description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims abstract description 9
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000004215 Carbon black (E152) Substances 0.000 claims abstract description 7
- 229930195733 hydrocarbon Natural products 0.000 claims abstract description 7
- 150000002430 hydrocarbons Chemical class 0.000 claims abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 5
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 51
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 description 9
- 239000001257 hydrogen Substances 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 239000003507 refrigerant Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000013049 sediment Substances 0.000 description 3
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 2
- 229910052794 bromium Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920000620 organic polymer Polymers 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002060 fluorescence correlation spectroscopy Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/31111—Etching inorganic layers by chemical means
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- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
- H01J37/32082—Radio frequency generated discharge
- H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Inorganic Chemistry (AREA)
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Abstract
반도체 장치의 제조 방법이 제공된다. 이 제조 방법은, (a) 교대로 적층된 산화 실리콘막 및 질화 실리콘막을 포함하는 다층막, 및 상기 다층막 상에 마련된 마스크를 갖는 피처리체를, 플라즈마 처리 장치의 처리 용기 내에 준비하는 공정과, (b) 다층막을 에칭하는 공정으로, 수소 가스, 브롬화 수소 가스 및 3불화 질소 가스를 포함하고, 또한 탄화수소 가스, 플루오로하이드로 카본 가스 및 플루오로카본 가스 중 적어도 하나를 포함하는 처리 가스를 처리 용기 내에 공급하며, 플라즈마 처리 장치의 처리 용기 내에서 처리 가스의 플라즈마를 생성하는, 상기 공정을 포함한다.
Description
본 발명의 실시예는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 일종으로, 3차원 구조를 갖는 NAND형 플래시 메모리 디바이스가 알려져 있다. 3차원 구조를 갖는 NAND형 플래시 메모리 디바이스의 제조에 있어서는, 유전율이 다른 두개의 층이 교대로 마련됨으로써 구성되는 다층막의 에칭을 행하고, 해당 다층막에 깊은 홀을 형성하는 공정이 행해진다. 이러한 에칭에 대해서는 하기의 특허문헌 1에 기재되어 있다.
구체적으로, 특허문헌 1에는 다층막 상에 비정질 카본제의 마스크를 갖는 피처리체를, CH2F2 가스, N2 가스 및 NF3를 포함하는 처리 가스의 플라즈마에 노출시킴으로써, 상기 다층막의 에칭이 행해지고 있다. 또한, 특허문헌 1에는, 에칭에 있어서, 챔버 내의 압력을 램프 다운시키는 것이 기재되어 있다.
상술한 다층막의 에칭과 같이 에칭 대상인 막에 깊은 홀을 형성하기 위한 에칭에 있어서는, 에칭의 마지막까지 마스크가 유지되는 것이 필요하다. 즉, 마스크 선택비가 요구된다. 그러나 특허문헌 1에 기재된 처리 가스의 플라즈마에 대해서는 마스크를 유지하기 어려운 경우가 있다.
따라서, 본 기술 분야에서는, 홀과 같은 깊은 형상의 에칭에 있어서, 마스크 선택비를 개선하는 것이 필요하게 되었다.
일 측면에 있어서는, 반도체 장치의 제조 방법이 제공된다. 이 제조 방법은, (a) 서로 다른 유전율을 갖고 교대로 적층된 제 1 유전체막 및 제 2 유전체막을 포함하는 다층막, 및 상기 다층막 상에 마련된 마스크를 갖는 피처리체를, 플라즈마 처리 장치의 처리 용기 내에 준비하는 공정과, (b) 다층막을 에칭하는 공정으로, 수소 가스, 브롬화 수소 가스, 및 3불화 질소 가스를 포함하고, 또한 탄화수소 가스, 플루오로하이드로 카본 가스, 및 플루오로 카본 가스 중 적어도 하나를 포함하는 처리 가스를 처리 용기 내에 공급하여, 플라즈마 처리 장치의 처리 용기 내에서 처리 가스의 플라즈마를 생성하는 것에 의해 상기 다층막을 에칭하는 공정을 포함한다.
이 제조 방법의 공정 (b)에서 이용되는 처리 가스는, 특히 탄소 및 수소를 포함한다. 또한, 이 처리 가스에는 비교적 많은 원자수의 수소가 포함된다. 이로써, 공정 (b)의 에칭 중에, 탄소를 포함하고 또한, 높은 경도를 갖는 보호막이 마스크의 표면에 형성된다. 그 결과, 에칭의 종료시까지 마스크의 형상을 유지하는 것이 가능해진다. 즉, 다층막에 대한 깊은 형상의 에칭에 있어서, 마스크 선택비를 개선하는 것이 가능해진다.
일 형태에 있어서, 상기 플라즈마 처리 장치는 용량 결합형 플라즈마 처리 장치이어도 되고, 다층막을 에칭하는 공정 (b)에 있어서, 플라즈마 처리 장치의 상부 전극 또는 하부 전극에 플라즈마 생성용 고주파 전력을 공급하고, 플라즈마 처리 장치의 하부 전극에 고주파 바이어스 전력을 공급해도 된다. 일 형태에 있어서, 플루오로하이드로 카본 가스는 CH2F2 가스, CH3F 가스 또는 CHF3 가스이어도 된다. 또한, 일 형태에 있어서, 탄화수소 가스는 CH4 가스이어도 된다. 또한, 일 형태에 있어서, 제 1 유전체막은 산화 실리콘막이고, 제 2 유전체막은 질화 실리콘막이어도 된다. 또한, 일 형태에 있어서, 마스크는 아모퍼스 카본제이어도 된다. 혹은, 마스크는 유기 폴리머로 구성되어 있어도 된다.
또한, 일 형태에 있어서는, 공정 (b)가 행해지는 기간 내에서 피처리체의 온도가 변경되어도 된다. 피처리체의 온도가 낮은 경우에는, 다층막의 에칭 레이트가 높아져서 다층막에 형성되는 형상의 폭, 예컨대 홀의 직경이 커진다. 한편, 피처리체의 온도가 높은 경우에는, 다층막의 에칭 레이트는 낮아지지만 두꺼운 보호막을 형성할 수 있어, 깊이 방향에서 심부에 가까울수록 폭이 가늘어지고 또한 전체적으로 가는 폭을 갖는 형상, 예컨대 홀을 형성할 수 있다. 따라서, 공정 (b) 중간에, 피처리체의 온도를 변경함으로써 높은 수직성 및 가는 폭을 갖는 형상을 형성하는 것이 가능해진다.
일 형태에 있어서는, 공정 (b)에 있어서, 제 1 기간 중의 피처리체의 온도가, 상기 제 1 기간 이후의 제 2 기간의 피처리체의 온도보다 높게 설정된다. 즉, 일 형태에 있어서는, 공정 (b)의 제 1 기간에 있어서 피처리체의 온도가 비교적 높은 온도로 설정되고, 공정 (b)의 제 2 기간에 있어서 피처리체의 온도가 비교적 낮은 온도로 설정된다. 이 형태에 의하면, 제 1 기간에 있어서, 깊이 방향에서 심부에 가까울수록 가늘어지는 폭을 갖는 형상을 형성할 수 있고, 또한 상기 형상을 구획 형성하는 면에 두꺼운 보호막을 형성할 수 있다. 그리고, 제 2 기간에 있어서, 심부에서의 형상의 폭을 넓힐 수 있다. 이로써, 가는 폭을 갖고 또한 높은 수직성을 갖는 형상, 예컨대 홀을 형성하는 것이 가능해진다.
일 형태에 있어서는, 공정 (b)에 있어서, 제 1 기간 중의 피처리체의 온도가, 상기 제 1 기간 이후의 제 2 기간의 피처리체의 온도보다 낮게 설정된다. 즉, 일 형태에 있어서는, 공정 (b)의 제 1 기간에 있어서, 피처리체의 온도가 비교적 낮은 온도로 설정되고, 공정 (b)의 제 2 기간에 있어서 피처리체의 온도가 비교적 높은 온도로 설정된다. 이 형태에 의하면, 제 1 기간에 있어서 높은 에칭 레이트를 확보하고, 제 2 기간에 있어서 가는 형상, 예컨대 홀을 형성할 수 있다.
이상 설명한 바와 같이, 본 발명의 일 측면에 의하면, 다층막에 대한 깊은 형상의 에칭에 있어서, 마스크 선택비를 개선하는 것이 가능해진다.
도 1은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도,
도 2는 공정 ST1에서 준비되는 웨이퍼의 일례를 나타내는 도면,
도 3은 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도면,
도 4는, 도 3에 나타내는 밸브군, 유량 제어기군 및 가스 소스군을 상세하게 나타내는 도면,
도 5는 공정 ST2에서 에칭된 상태의 웨이퍼를 나타내는 도면,
도 6은 실험예 2 및 실험예 3의 결과를 나타내는 3개 그래프,
도 7은 실험예 4 및 실험예 5의 결과를 나타내는 2개의 그래프이다.
도 2는 공정 ST1에서 준비되는 웨이퍼의 일례를 나타내는 도면,
도 3은 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도면,
도 4는, 도 3에 나타내는 밸브군, 유량 제어기군 및 가스 소스군을 상세하게 나타내는 도면,
도 5는 공정 ST2에서 에칭된 상태의 웨이퍼를 나타내는 도면,
도 6은 실험예 2 및 실험예 3의 결과를 나타내는 3개 그래프,
도 7은 실험예 4 및 실험예 5의 결과를 나타내는 2개의 그래프이다.
이하, 도면을 참조해서 여러가지 실시예에 대해서 상세하게 설명한다. 한편, 각 도면에 있어서 동일 또는 상당 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
도 1은, 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다. 도 1에 나타내는 방법 MT은, 예컨대 3차원 구조를 갖는 NAND 플래시 메모리의 제조에 이용할 수 있는 것으로, 공정 ST1 및 공정 ST2을 포함하고 있다. 공정 ST1은 피처리체(이하, '웨이퍼'라고 함)(W)를 준비하는 공정이고, 공정 ST2는 웨이퍼(W)의 다층막을 에칭하는 공정이다.
도 2는, 공정 ST1에서 준비되는 웨이퍼의 일례를 나타내는 도면이다. 도 2에 나타내는 웨이퍼(W)는, 베이스층(UL), 다층막(IL) 및 마스크(MSK)를 갖는다. 베이스층(UL)은 기판 상에 마련된 다결정 실리콘제의 층일 수 있다. 이 베이스층(UL) 상에는 다층막(IL)이 마련되어 있다. 다층막(IL)은 유전율이 다른 두개의 유전체막(IL1, IL2)이 교대로 적층된 구조를 갖고 있다. 일 실시예에서는, 유전체막(IL1)은 산화 실리콘막이고, 유전체막(IL2)은 질화 실리콘막이다. 유전체막(IL1)의 두께는, 예컨대 5nm~50nm이고, 유전체막(IL2)의 두께는, 예컨대 10nm~75nm이다. 다층막(IL) 상에는, 마스크(MSK)가 마련되어 있다. 마스크(MSK)는 다층막(IL)에 홀 등의 깊은 형상을 형성하기 위한 패턴을 갖고 있다. 마스크(MSK)는, 예컨대 아모퍼스 카본제일 수 있다. 혹은, 마스크(MSK)는 유기 폴리머로 구성되어도 된다.
다시 도 1을 참조한다. 방법 MT의 공정 ST1에서는, 웨이퍼(W)가 플라즈마 처리 장치의 처리 용기 내에 준비된다. 일례에서는, 플라즈마 처리 장치는 용량 결합형 플라즈마 처리 장치일 수 있다. 이하, 방법 MT의 실시에 이용하는 것이 가능한 플라즈마 처리 장치의 일례에 대해서 설명한다. 도 3은 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도면으로, 상기 플라즈마 처리 장치의 종단면에서의 구조를 나타내고 있다.
도 3에 나타내는 플라즈마 처리 장치(10)는 용량 결합형 플라즈마 에칭 장치로, 대략 원통 형상의 처리 용기(12)를 구비하고 있다. 처리 용기(12)의 내벽면은 양극 산화 처리된 알루미늄으로 구성되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 바닥부 상에는 절연 재료로 구성된 대략 원통 형상의 지지부(14)가 마련되어 있다. 지지부(14)는 처리 용기(12) 내에서 처리 용기(12)의 바닥부로부터 연직 방향으로 연장되고 있다. 지지부(14)는 처리 용기(12) 내에 마련된 탑재대(PD)를 지지하고 있다. 구체적으로는 도 3에 나타낸 바와 같이, 지지부(14)는 상기 지지부(14)의 내벽면에서 탑재대(PD)를 지지할 수 있다.
탑재대(PD)는 그 상면에서 웨이퍼(W)를 유지한다. 탑재대(PD)는 하부 전극(16) 및 지지부(18)를 포함할 수 있다. 하부 전극(16)은 예컨대, 알루미늄 등의 금속으로 구성되어 있고, 대략 원반 형상을 하고 있다. 이 하부 전극(16)의 상면의 위에는 지지부(18)가 마련되어 있다.
지지부(18)는 웨이퍼(W)를 지지하는 것으로, 베이스부(18a) 및 정전척(18b)을 포함하고 있다. 베이스부(18a)는, 예컨대 알루미늄 등의 금속제로 구성되어 있고, 대략 원반 형상을 하고 있다. 베이스부(18a)는 하부 전극(16) 상에 설치되어 있고, 하부 전극(16)에 전기적으로 접속되어 있다. 정전척(18b)는 베이스부(18a)의 위에 마련되어 있다. 정전척(18b)은 도전막인 전극을 한 쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 갖고 있다. 정전척(18b)의 전극에는, 직류 전원(22)이 전기적으로 접속되어 있다. 이 정전척(18b)은 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착 유지할 수 있다.
지지부(18)의 베이스부(18a)의 주연부 상에는, 웨이퍼(W)의 주연 및 정전척(18b)을 둘러싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은 에칭의 균일성을 향상시키기 위해서 마련되어 있다. 포커스 링(FR)은 에칭 대상인 막의 재료에 따라서 적절하게 선택되는 재료로 구성되어 있고, 예컨대 석영으로 구성될 수 있다.
베이스부(18a)의 내부에는 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는, 일 실시예에 따른 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 외부에 마련된 칠러 유닛으로부터 배관(26a, 26b)을 통해서 소정 온도의 냉매가 순환 공급된다. 이와 같이 순환되는 냉매의 온도를 제어함으로써 지지부(18) 상에 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는, 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 예컨대 He 가스를 정전척(18b)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 구비하고 있다. 상부 전극(30)은 탑재대(PD)의 상방에 있어서, 상기 탑재대(PD)와 대향 배치되어 있다. 하부 전극(16)과 상부 전극(30)은 서로 대략 평행하게 마련되어 있다. 이들 상부 전극(30)과 하부 전극(16) 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 구획 형성되어 있다.
상부 전극(30)은 절연성 차폐 부재(32)를 거쳐서 처리 용기(12)의 상부에 지지되어 있다. 이 상부 전극(30)은, 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은 처리 공간(S)에 면하고 있으며, 복수의 가스 토출 구멍(34a)을 구획 형성하고 있다. 이 전극판(34)은 주울열이 적은 저저항의 전도체 또는 반도체로 구성될 수 있다.
전극 지지체(36)는 전극판(34)을 착탈 가능하게 지지하는 것으로, 예컨대 알루미늄 등의 도전성 재료로 구성될 수 있다. 이 전극 지지체(36)는, 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는, 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출 구멍(34a)에 연통하는 복수의 가스 통류 구멍(36b)이 아래쪽으로 연장되어 있다. 또한, 전극 지지체(36)에는, 가스 확산실(36a)로 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(42) 및 유량 제어기군(44)을 거쳐서, 가스 소스군(40)이 접속되어 있다. 도 4는, 도 3에 나타내는 밸브군, 유량 제어기군 및 가스 소스군을 상세하게 나타내는 도면이다. 도 4에 나타낸 바와 같이, 가스 소스군(40)은 복수(N개)의 가스 소스(401~405)를 포함하고 있다. 가스 소스(401~405)는 각각, H2 가스, HBr 가스, NF3 가스, CH2F2 가스, CH4 가스의 소스이다. 한편, 가스 소스(401)는 임의의 수소 가스의 소스일 수 있고, 가스 소스(403)는 임의의 플루오로 카본계 가스의 소스일 수 있다. 플루오로 카본계 가스는, 플루오로 카본 가스 또는 플루오로하이드로 카본 가스일 수 있다. 플루오로 카본 가스로서는, C4F6 가스, C4F8 가스, CF4 가스가 예시되고, 플루오로하이드로 카본 가스로서는, CH2F2 가스 이외에, CH3F 가스, CHF3 가스가 예시된다. 또한,가스 소스(404)는 임의의 탄화수소 가스의 소스일 수 있다.
유량 제어기군(44)은 복수(N개)의 유량 제어기(441~445)를 포함하고 있다. 유량 제어기(441~445)는, 대응의 가스 소스로부터 공급되는 가스의 유량을 제어한다. 이들 유량 제어기(441~445)는, 매스플로우 컨트롤러(MFC)이어도 되고, FCS이어도 된다. 밸브군(42)은, 복수(N개)의 밸브(421~425)를 포함하고 있다. 가스 소스(401~405)는 각각, 유량 제어기(441~445) 및 밸브(421~425)를 거쳐서 가스 공급관(38)에 접속되어 있다. 가스 소스(401~405)의 가스는, 가스 공급관(38)으로부터 가스 확산실(36a)에 이르고, 가스 통류 구멍(36b) 및 가스 토출 구멍(34a)을 거쳐서 처리 공간(S)으로 토출된다.
도 3으로 돌아가서, 플라즈마 처리 장치(10)는 접지 도체(12a)를 더 구비할 수 있다. 접지 도체(12a)는 대략 원통 형상을 하고 있고, 처리 용기(12)의 측벽으로부터 상부 전극(30)의 높이 위치보다 상방으로 연장되도록 마련되어 있다.
또한, 플라즈마 처리 장치(10)에는, 처리 용기(12)의 내벽을 따라 퇴적물 실드(46)가 착탈 가능하게 마련되어 있다. 퇴적물 실드(46)는 지지부(14)의 외주에도 마련되어 있다. 퇴적물 실드(46)는 처리 용기(12)에 에칭부 부생물(퇴적물)이 부착하는 것을 방지하는 것으로, 알루미늄재에 Y2O3 등의 세라믹을 피복함으로써 구성될 수 있다.
처리 용기(12)의 바닥부측에서는, 지지부(14)와 처리 용기(12)의 내벽 사이에 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)는, 예컨대 알루미늄재에 Y2O3 등의 세라믹을 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 아래쪽에 있어서, 처리 용기(12)에는 배기구(12e)가 마련되어 있다. 배기구(12e)에는, 배기관(52)을 통해서 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 터보 분자 펌프 등의 진공 펌프를 갖고 있어서, 처리 용기(12) 내를 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입반출구(12g)가 마련되고 있고, 이 반입반출구(12g)는 게이트 벨브(54)에 의해 개폐 가능하게 되어 있다.
처리 용기(12)의 내벽에는 도전성 부재(GND 블록)(56)가 마련되어 있다. 도전성 부재(56)는, 높이 방향에서 웨이퍼(W)와 대략 같은 높이에 위치하도록, 처리 용기(12)의 내벽에 부착되어 있다. 이 도전성 부재(56)는 그라운드에 DC적으로 접속되어 있어서 이상 방전 방지 효과를 발휘한다. 한편, 도전성 부재(56)는 플라즈마 생성 영역에 마련되고 있으면 되고, 그 설치 위치는 도 3에 나타내는 위치로 한정되는 것이 아니다.
또한, 플라즈마 처리 장치(10)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 더 구비하고 있다. 제 1 고주파 전원(62)은 플라즈마 생성용의 제 1 고주파(RF:Radio Frequency) 전력을 발생시키는 전원으로, 27~100MHz의 주파수, 일례에서는 100MHz의 고주파 전력을 발생시킨다. 제 1 고주파 전원(62)은, 정합기(66)를 거쳐서 하부 전극(16)에 접속되어 있다. 정합기(66)는 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(16)측)의 입력 임피던스를 정합시키기 위한 회로이다. 한편, 제 1 고주파 전원(62)은 정합기(66)를 거쳐서 상부 전극(30)에 접속되어 있어도 된다.
제 2 고주파 전원(64)은, 웨이퍼(W)로 이온을 끌어당기기(attract) 위한 제 2 고주파 전력, 즉 고주파 바이어스 전력을 발생시키는 전원으로, 400kHz~13.56MHz의 범위 내의 주파수, 일례에서는 400kHz의 고주파 전력을 발생시킨다. 제 2 고주파 전원(64)은 정합기(68)을 거쳐서 하부 전극(16)에 접속되어 있다. 정합기(68)는 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(16)측)의 입력 임피던스를 정합시키기 위한 회로이다.
또한, 플라즈마 처리 장치(10)는 직류 전원부(70)를 더 구비하고 있다. 직류 전원부(70)는 상부 전극(30)에 접속되어 있다. 직류 전원부(70)는 음(負)의 직류 전압을 발생시켜서, 상기 직류 전압을 상부 전극(30)에 인가하는 것이 가능하다.
또한, 일 실시예에서는, 플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비할 수 있다. 이 제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터로, 플라즈마 처리 장치(10)의 각 부를 제어한다. 이 제어부(Cnt)에서는 입력 장치를 이용해서 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위해서 커맨드의 입력 조작 등을 행할 수 있고, 또한 표시 장치에 의해, 플라즈마 처리 장치(10)의 가동 상황을 가시화해서 표시할 수 있다. 또한, 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세서에 의해 제어하기 위한 제어 프로그램이나, 처리 조건에 따라 플라즈마 처리 장치(10)의 각 부에 처리를 실행시키기 위한 프로그램, 즉 처리 레시피가 저장된다.
구체적으로, 제어부(Cnt)는 유량 제어기(441~445), 밸브(421~425), 배기 장치(50)에 제어 신호를 송출하고, 공정 ST2의 에칭시에 처리 가스가 처리 용기(12) 내에 공급되며, 또한 상기 처리 용기(12) 내의 압력이 설정된 압력이 되도록, 제어를 실행한다.
또한, 일 실시예에 있어서, 제어부(Cnt)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)으로부터의 고주파 전력이, 상기 고주파 전력의 ON과 OFF가 펄스 형상으로 전환되어 전극(16)에 공급되도록, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)에 제어 신호를 송출할 수 있다. 또한, 제어부(Cnt)는 고주파 전력이 ON으로 되어 있는 기간보다 절대값이 큰 음의 직류 전압이, 고주파 전력이 OFF로 되어 있는 기간에 상부 전극(30)에 인가되도록, 직류 전원부(70)에 제어 신호를 송출할 수 있다. 한편, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON 및 OFF의 주파수는, 예컨대 1kHz~40kHz이다. 여기서, 고주파 전력의 ON 및 OFF의 주파수는, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력이 ON인 기간과 OFF인 기간으로 이루어지는 기간을 1주기로 하는 주파수이다. 또한, 1주기에 있어서 고주파 전력이 ON의 기간이 차지하는 듀티비는, 예컨대 50%~90%이다. 또한, 직류 전원부의 직류 전압값의 전환은, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON 및 OFF의 전환에 동기될 수 있다.
다시 도 1을 참조해서 방법 MT의 설명을 계속한다. 공정 ST1에서는 처리 용기(12) 내로 반송된 웨이퍼(W)가 탑재대(PD) 상에 배치되고, 정전척(18b)에 의해서 흡착 유지된다. 이어서, 방법 MT에서는, 공정 ST2이 행해진다.
공정 ST2에서는, 다층막(IL)의 에칭이 행해진다. 이 때문에, 공정 ST2에서는, 가스 소스군(40)으로부터의 처리 가스가 처리 용기(12) 내로 공급되어, 처리 용기 내의 압력이 소정의 압력으로 설정된다. 이 처리 가스는 수소 가스, HBr 가스 및 NF3 가스를 포함하고, 또한 탄화수소 가스, 플루오로하이드로 카본 가스 및 플루오로 카본 가스 중 적어도 하나를 포함한다. 예컨대, 처리 가스는 H2 가스, HBr 가스, NF3 가스, CH4 가스, CH2F2 가스를 포함한다. 또한, 공정 ST2에서는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)으로부터의 고주파 전력이 하부 전극(16)에 인가된다. 공정 ST2에 있어서의 각종 조건은, 예컨대 이하에 나타내여지는 범위 내의 조건으로 설정된다.
· H2 가스의 유량 : 50~300sccm
· HBr 가스의 유량 : 5~50sccm
· NF3 가스의 유량 : 50~100sccm
· CH4 가스의 유량 : 5~50sccm
· CH2F2 가스의 유량 : 40~80sccm
· 제 1 고주파 전원(62)의 고주파 전력의 주파수 : 27~100MHz
· 제 1 고주파 전원(62)의 고주파 전력 : 500~2700W
· 제 2 고주파 전원(64)의 고주파 전력의 주파수 : 0.4~13MHz
· 제 2 고주파 전원(64)의 고주파 전력 : 1000~4000W
· 처리 용기(12) 내의 압력 : 2.66~13.3Pa(20~100mT)
또한, 일 실시예에서는, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON과 OFF가 펄스 형상으로 전환되어도 된다. 또한, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON과 OFF의 전환에 동기시켜서, 상술한 바와 같이, 상부 전극(30)에 인가되는 음의 직류 전압의 절대값의 대소가 전환되어도 된다. 이 형태에서는, 고주파 전력이 ON일 때 플라즈마가 생성되고, 고주파 전력이 OFF일 때 웨이퍼(W) 바로 위의 플라즈마가 소실된다. 또한, 고주파 전력이 OFF일 때 상부 전극(30)에 인가되는 음의 직류 전압에 의해, 양 이온이 상부 전극(30)으로 끌어당겨져서 충돌한다. 이로써, 상부 전극(30)으로부터 2차 전자가 방출된다. 방출된 2차 전자는 마스크(MSK)를 개질하여, 마스크(MSK)의 에칭 내성을 향상시킨다. 또한, 2차 전자는, 웨이퍼(W)의 대전 상태를 중화시키고, 그 결과 후속의 에칭시에 다층막(IL)에 형성된 홀 내로의 이온의 직진성이 높아진다. 한편, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON과 OFF의 전환에 관한 조건, 및 상부 전극(30)에 인가되는 음의 직류 전압의 조건은, 예컨대 다음과 같다.
· 고주파 전력의 ON과 OFF의 주파수 : 1~40kHz
· 일주기에서 고주파 전력이 ON인 기간이 차지하는 듀티비 : 50~90%
· 고주파 전력이 ON인 기간의 음의 직류 전압의 절대값 : 150~500V
· 고주파 전력이 OFF인 기간의 음의 직류 전압의 절대값 : 350~1000V
이 공정 ST2에서는, 처리 용기(12) 내에서 처리 가스의 플라즈마가 생성된다. 즉, 불소의 활성종, 수소의 활성종 및 브롬의 활성종이 발생한다. 이들 활성종에 의해서, 도 5에 나타낸 바와 같이, 마스크(MSK)의 개구부 아래쪽에서, 다층막(IL)이 에칭된다. 또한, 공정 ST2에서는, 처리 가스에 포함되는 탄소를 함유하는 보호막(PF)이 마스크(MSK)의 표면에 부착된다. 공정 ST2에 사용되는 처리 가스는 수소 가스, HBr 가스 등의 수소를 함유하는 가스를 포함하고 있기 때문에, 처리 가스에는 비교적 많은 원자수의 수소가 포함된다. 따라서, 수소의 활성종에 의해서 보호막(PF)이 개질되어 보호막(PF)의 경도가 높아진다. 그 결과, 공정 ST2의 에칭 종료시까지 마스크의 형상을 유지하는 것이 가능해진다. 즉, 다층막(IL)에 대한 깊은 형상의 에칭에 있어서, 마스크 선택비를 개선하는 것이 가능해진다.
또한, 처리 가스의 플라즈마 중에는, 비교적 많은 수소의 활성종이 포함되어 있기 때문에, 유전체막(IL2)이 질화 실리콘막인 경우에는, 상기 유전체막(IL2)의 에칭 레이트가 커진다. 그 결과, 다층막(IL)의 에칭 레이트가 높아진다.
나아가, 처리 가스의 플라즈마 중에는, 브롬의 활성종이 포함되어 있기 때문에, 다층막(IL)에 형성되는 홀을 구획 형성하는 면에 SiBrO 등의 에칭부 생성물의 막이 형성된다. 이로써, 다층막(IL)에 형성되는 홀을 구획 형성하는 면이 매끄러운 면이 된다.
일 실시예에서는, 공정 ST2이 행해지고 있는 기간 내에서 웨이퍼(W)의 온도가 변경되어도 된다. 웨이퍼(W)의 온도가 낮은 경우에는, 다층막(IL)의 에칭 레이트가 높아져서 다층막에 형성되는 형상의 폭, 예컨대 홀의 직경이 커진다. 한편, 피처리체의 온도가 높은 경우에는, 다층막의 에칭 레이트는 낮아지지만, 두꺼운 보호막을 형성할 수 있어, 깊이 방향에서 심부에 가까울수록 가늘어지고, 또한 전체적으로 가는 폭을 갖는 형상을 형성할 수 있다. 따라서, 공정 (b) 중간에, 웨이퍼(W)의 온도를 변경함으로써 높은 수직성 및 가는 폭을 갖는 형상, 예컨대 홀을 형성하는 것이 가능해진다.
구체적인 일례의 공정 ST2에서는, 제 1 기간 중의 웨이퍼(W)의 온도가, 제 1 기간 이후의 제 2 기간 중의 웨이퍼(W)의 온도보다 높게 설정된다. 즉, 공정 ST2의 제 1 기간에 있어서 피처리체의 온도가 비교적 높은 온도로 설정되고, 공정 ST2의 제 2 기간에 있어서 피처리체의 온도가 비교적 낮은 온도로 설정된다. 예컨대, 제 1 기간은, 공정 ST2의 개시부터 중간 시점까지의 기간이고, 제 2 기간은 상기 중간 시점부터 공정 ST2의 종료까지의 기간이다. 또한, 예컨대, 제 1 기간의 웨이퍼(W)의 온도는 30℃이고, 제 2 기간의 웨이퍼(W)의 온도는 10℃이다. 이러한 공정 ST2에 의하면, 제 1 기간에 있어서, 깊이 방향에서 심부에 가까울수록 가늘어지는 폭을 갖는 형상을 형성할 수 있고, 또한 홀 등의 형상을 구획 형성하는 면에 두꺼운 보호막을 형성할 수 있다. 그리고, 제 2 기간에 있어서, 심부에서의 형상의 폭을 넓힐 수 있다. 이로써, 가는 폭을 갖고 또한 높은 수직성을 갖는 형상, 예컨대 홀을 형성하는 것이 가능해진다.
구체적인 다른 일례의 공정 ST2에서는, 제 1 기간 중의 웨이퍼(W)의 온도가, 제 1 기간 이후의 제 2 기간 중의 웨이퍼(W)의 온도보다 낮게 설정된다. 즉, 공정 ST2의 제 1 기간에 있어서 피처리체의 온도가 비교적 낮은 온도로 설정되고, 공정 ST2의 제 2 기간에 있어서 피처리체의 온도가 비교적 높은 온도로 설정된다. 예컨대, 제 1 기간의 웨이퍼(W)의 온도는 10℃이고, 제 2 기간의 웨이퍼(W)의 온도는 30℃이다. 이러한 공정 ST2에 의하면, 제 1 기간에 있어서 높은 에칭 레이트를 확보하고, 제 2 기간에 있어서 가는 폭을 갖는 형상, 예컨대 홀을 형성할 수 있다.
여기서, 플라즈마 처리 장치(10)를 이용해서 행한 실험예 1 및 비교예에 대해서 설명한다. 실험예 1 및 비교예에서는, 12층의 산화 실리콘막 및 12층의 질화 실리콘막을 갖고, 2400nm의 총 두께를 갖는 다층막(IL)을 구비한 웨이퍼를 이용해서, 다층막(IL)을 관통하는 홀을 형성했다. 실험예 1에서는, H2 가스, HBr 가스, NF3 가스, CH2F2 가스, CH4 가스를 포함하는 처리 가스를 이용해서 에칭을 행했다. 한편, 비교예에서는, C4F6 가스, C4F8 가스, CH2F2 가스, Ar 가스를 포함하는 처리 가스를 이용해서 에칭을 행했다.
그 결과, 실험예 1에서는 마스크 선택비는 12.6이고, 비교예에서는 마스크 선택비는 4.8이었다. 여기서, 마스크 선택비는, 마스크의 에칭 레이트에 대한 다층막의 에칭 레이트의 비로, 그 값이 큰 쪽이 마스크의 데미지가 적은 것, 즉 마스크가 유지되는 것을 나타내는 척도이다. 또한, 실험예 1에서는 다층막의 에칭 레이트는 400nm/min이고, 비교예에서는 다층막의 에칭 레이트는 175nm/min이었다. 이 실험예 1 및 비교예의 결과로부터 분명한 바와 같이, 방법 MT에 의하면 마스크 선택비가 개선되는 것이 확인되었다. 또한, 방법 MT에 의하면 다층막의 에칭 레이트가 높아지는 것이 확인되었다.
다음으로, 플라즈마 처리 장치(10)를 이용해서 행한 실험예 2 및 실험예 3에 대해서 설명한다. 실험예 2에서는, 제 1 고주파 전력의 주파수를 100MHz로 설정하고, 제 2 고주파 전력의 주파수를 400kHz로 설정해서, 실험예 1과 같은 웨이퍼를 에칭했다. 또한, 실험예 3에서는, 제 1 고주파 전력의 주파수를 60MHz로 설정하고, 제 2 고주파 전력의 주파수를 400kHz로 설정해서, 실험예 1과 같은 웨이퍼를 에칭했다. 실험예 2 및 실험예 3의 에칭에 관한 다른 조건은, 실험예 1의 에칭에 관한 조건과 마찬가지이다.
그리고, 실험예 2 및 실험예 3 각각에 대해서, 에칭에 의해 형성된 홀의 심부에서의 폭, 홀의 상부에 있어서의 폭, 및 홀의 상부에 있어서의 폭에 대한 홀의 심부에서의 폭의 비를 구했다. 도 6에 그 결과를 나타낸다. 도 6(a)에는, 실험예 2 및 실험예 3의 에칭에 의해서 형성된 홀의 상부에 있어서의 폭, 즉 'Top CD'가 도시되어 있다. 또한, 도 6(b)에는, 실험예 2 및 실험예 3의 에칭에 의해서 형성된 홀의 심부에서의 폭, 즉 'Bottom CD'가 도시되어 있다. 또한, 실험예 2 및 실험예 3의 에칭에 의해서 형성된 홀의 상부에 있어서의 폭에 대한 홀의 심부에서의 폭의 비, 즉 'B/T Ratio'가 도시되어 있다. 도 6(a)에 나타낸 바와 같이, 실험예 2의 경우, 즉 제 1 고주파 전력의 주파수를 100MHz로 설정한 경우에, 실험예 3의 경우, 즉 제 1 고주파 전력을 60MHz로 설정한 경우보다, 홀의 상부에 있어서의 폭이 좁아지는 것이 확인되었다. 또한, 도 6(b)에 나타낸 바와 같이, 제 1 고주파 전력의 주파수를 100MHz로 설정한 경우에, 제 1 고주파 전력을 60MHz로 설정한 경우보다, 홀의 심부에서의 폭이 넓어지는 것이 확인되었다. 또한, 도 6(c)에 나타낸 바와 같이, 제 1 고주파 전력의 주파수를 100MHz로 설정한 경우에, 제 1 고주파 전력을 60MHz로 설정한 경우보다, 홀의 상부의 폭에 대한 홀의 심부의 폭의 비가 100%에 가까워진다는 것이 확인되었다. 이로부터, 제 1 고주파 전력의 주파수를 100MHz에 가깝게 함으로써, 수직성이 높은 홀, 즉 깊이 방향에서 폭의 변동이 적은 홀을 형성하는 것이 가능하다는 것이 확인되었다. 한편, 제 1 고주파 전력의 주파수가 100MHz에 가까워짐으로써 수직성이 높은 홀이 형성되는 이유는, 제 1 고주파 전력이 높아질수록, 플라즈마의 밀도가 높아져서, 보호막의 양이 증가하고, 또한 에칭에 기여하는 활성종의 양도 증가해서, 그 결과 홀의 상부의 폭이 넓어지는 것이 억제되고, 또한 홀의 심부의 형성이 촉진되는 것에 의한 것이라고 생각된다.
다음으로, 플라즈마 처리 장치(10)를 이용해서 행한 실험예 4 및 실험예 5에 대해서 설명한다. 실험예 4에서는, 제 1 고주파 전력의 주파수를 100MHz로 설정하고, 제 2 고주파 전력의 주파수를 400kHz로 설정해서, 실험예 1과 같은 웨이퍼를 에칭했다. 또한, 실험예 5에서는, 제 1 고주파 전력의 주파수를 100MHz로 설정하고, 제 2 고주파 전력의 주파수를 3.2MHz로 설정해서, 실험예 1과 같은 웨이퍼를 에칭했다. 실험예 4 및 실험예 5의 에칭에 관한 다른 조건은, 실험예 1의 에칭에 관한 조건과 마찬가지이다. 한편, 실험예 4에서는 제 1 고주파 전력, 즉 'HF'를 500W, 1250W, 2000W의 3종류로 설정하여 3회의 에칭을 행했다. 또한, 실험예 5에는 'HF'를 500W, 1500W, 2000W의 3종류로 설정해서 3회의 에칭을 행했다.
그리고, 실험예 4 및 실험예 5의 에칭시의 에칭 레이트를 구했다. 도 7에 그 결과를 나타낸다. 도 7(a)에는 실험예 4에서 구한 에칭 레이트를 나타내는 그래프가 도시되어 있고, 도 7(b)에는 실험예 5에서 구한 에칭 레이트를 나타내는 그래프가 도시되어 있다. 도 7의 그래프에 있어서, 가로축은 웨이퍼의 직경 상의 위치를 나타내고 있고, 웨이퍼의 중심 위치는 '0'이다. 또한, 도 7에 있어서 세로축은 에칭 레이트를 나타내고 있다. 도 7(b)에 나타낸 바와 같이, 실험예 5, 즉 제 2 고주파 전력의 주파수를 3.2MHz로 설정한 실험예에서는, 웨이퍼의 중앙 부근에서 국소적으로 에칭 레이트가 높아지는 경향이 있었다. 한편, 실험예 4, 즉 제 2 고주파 전력의 주파수를 400kHz로 설정한 실험예에서는, 웨이퍼의 직경 방향에서의 에칭 레이트의 균일성이 높아지는 것이 확인되었다. 이로부터, 제 2 고주파 전력의 주파수를 400kHz에 가깝게 함으로써, 에칭 레이트의 면내 균일성을 높일 수 있다는 것이 확인되었다.
이상, 실시예에 대해서 설명했지만, 상술한 실시예로 한정되지 않고 여러가지의 변형 측면을 구성할 수 있다. 예컨대, 플라즈마 처리 장치는, 용량 결합형 플라즈마 처리 장치로 한정되는 것이 아니라, 유도 결합형 플라즈마 처리 장치이어도 되고, 혹은 마이크로파를 도파관 및 안테나를 통해서 처리 용기 내에 도입하여 플라즈마를 형성하는 플라즈마 처리 장치이어도 된다.
10 : 플라즈마 처리 장치 12 : 처리 용기
PD : 탑재대 16 : 하부 전극
18b : 정전척 30 : 상부 전극
40 : 가스 소스군 50 : 배기 장치
62 : 제 1 고주파 전원(플라즈마 생성용)
64 : 제 2 고주파 전원(이온 끌어당김용) 70 : 직류 전원부
Cnt : 제어부 W : 웨이퍼(피처리체)
IL : 다층막 IL1, IL2 : 유전체막
MSK : 마스크
MT : 반도체 장치의 제조 방법
PD : 탑재대 16 : 하부 전극
18b : 정전척 30 : 상부 전극
40 : 가스 소스군 50 : 배기 장치
62 : 제 1 고주파 전원(플라즈마 생성용)
64 : 제 2 고주파 전원(이온 끌어당김용) 70 : 직류 전원부
Cnt : 제어부 W : 웨이퍼(피처리체)
IL : 다층막 IL1, IL2 : 유전체막
MSK : 마스크
MT : 반도체 장치의 제조 방법
Claims (8)
- 반도체 장치의 제조 방법으로서,
교대로 적층된 산화 실리콘막 및 질화 실리콘막을 포함하는 다층막, 및 상기 다층막 상에 마련된 마스크를 갖는 피처리체를, 플라즈마 처리 장치의 처리 용기 내에 준비하는 공정과,
수소 가스, 브롬화 수소 가스 및 3불화 질소 가스를 포함하고, 또한 탄화수소 가스, 플루오로하이드로 카본 가스 및 플루오로 카본 가스 중 적어도 하나를 포함하는 처리 가스를 상기 처리 용기 내에 공급하여, 상기 플라즈마 처리 장치의 상기 처리 용기 내에서 상기 처리 가스의 플라즈마를 생성하는 것에 의해, 상기 다층막을 에칭하는 공정
을 포함하는 제조 방법.
- 제 1 항에 있어서,
상기 플라즈마 처리 장치는 용량 결합형 플라즈마 처리 장치이고,
상기 다층막을 에칭하는 공정에서, 상기 플라즈마 처리 장치의 상부 전극 또는 하부 전극에 플라즈마 생성용 고주파 전력을 공급하며, 상기 플라즈마 처리 장치의 하부 전극에 고주파 바이어스 전력을 공급하는
제조 방법.
- 제 1 항 또는 제 2 항에 있어서,
상기 플루오로하이드로 카본 가스는 CH2F2 가스, CH3F 가스 및 CHF3 가스인 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 탄화수소 가스는 CH4 가스인 제조 방법
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 마스크는 아모퍼스 카본제인 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 다층막을 에칭하는 공정이 행해지고 있는 기간 내에서 상기 피처리체의 온도가 변경되는 제조 방법. - 제 6 항에 있어서,
상기 다층막을 에칭하는 공정에서는, 제 1 기간 중의 상기 피처리체의 온도가, 상기 제 1 기간 이후의 제 2 기간 중의 상기 피처리체의 온도보다 높게 설정되는 제조 방법.
- 제 6 항에 있어서,
상기 다층막을 에칭하는 공정에서는, 제 1 기간 중의 상기 피처리체의 온도가, 상기 제 1 기간 이후의 제 2 기간 중의 상기 피처리체의 온도보다 낮게 설정되는 제조 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013159005 | 2013-07-31 | ||
| JPJP-P-2013-159005 | 2013-07-31 | ||
| JP2014020626A JP6211947B2 (ja) | 2013-07-31 | 2014-02-05 | 半導体装置の製造方法 |
| JPJP-P-2014-020626 | 2014-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150015408A true KR20150015408A (ko) | 2015-02-10 |
| KR102266267B1 KR102266267B1 (ko) | 2021-06-16 |
Family
ID=52428057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140097293A KR102266267B1 (ko) | 2013-07-31 | 2014-07-30 | 반도체 장치의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US9039913B2 (ko) |
| JP (1) | JP6211947B2 (ko) |
| KR (1) | KR102266267B1 (ko) |
| CN (1) | CN104347521B (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160140467A (ko) * | 2015-05-29 | 2016-12-07 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
| KR20160140469A (ko) * | 2015-05-29 | 2016-12-07 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
| KR20180030430A (ko) * | 2016-09-15 | 2018-03-23 | 도쿄엘렉트론가부시키가이샤 | 산화 실리콘 및 질화 실리콘을 서로 선택적으로 에칭하는 방법 |
| KR20210057061A (ko) * | 2019-11-08 | 2021-05-20 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6328524B2 (ja) * | 2014-08-29 | 2018-05-23 | 東京エレクトロン株式会社 | エッチング方法 |
| JP6339961B2 (ja) * | 2015-03-31 | 2018-06-06 | 東京エレクトロン株式会社 | エッチング方法 |
| JP6339963B2 (ja) * | 2015-04-06 | 2018-06-06 | 東京エレクトロン株式会社 | エッチング方法 |
| JP6498022B2 (ja) * | 2015-04-22 | 2019-04-10 | 東京エレクトロン株式会社 | エッチング処理方法 |
| CN106298502B (zh) * | 2015-05-18 | 2019-04-09 | 中微半导体设备(上海)股份有限公司 | 一种利用等离子体对多层材料刻蚀的方法 |
| WO2016210299A1 (en) * | 2015-06-26 | 2016-12-29 | Tokyo Electron Limited | GAS PHASE ETCH WITH CONTROLLABLE ETCH SELECTIVITY OF Si-CONTAINING ARC OR SILICON OXYNITRIDE TO DIFFERENT FILMS OR MASKS |
| CN107851559B (zh) | 2015-06-26 | 2022-04-26 | 东京毅力科创株式会社 | 气相蚀刻系统和方法 |
| JP6604833B2 (ja) * | 2015-12-03 | 2019-11-13 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
| JP6498152B2 (ja) * | 2015-12-18 | 2019-04-10 | 東京エレクトロン株式会社 | エッチング方法 |
| US9997374B2 (en) * | 2015-12-18 | 2018-06-12 | Tokyo Electron Limited | Etching method |
| JP6479698B2 (ja) * | 2016-02-18 | 2019-03-06 | 東芝メモリ株式会社 | 半導体製造装置および半導体装置の製造方法 |
| JP6604911B2 (ja) * | 2016-06-23 | 2019-11-13 | 東京エレクトロン株式会社 | エッチング処理方法 |
| JP6945385B2 (ja) * | 2017-08-14 | 2021-10-06 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
| JP7137927B2 (ja) * | 2017-12-20 | 2022-09-15 | キオクシア株式会社 | 半導体装置の製造方法 |
| CN111373511B (zh) * | 2018-10-26 | 2023-12-26 | 株式会社日立高新技术 | 等离子体处理方法 |
| JP7413093B2 (ja) * | 2019-07-18 | 2024-01-15 | キオクシア株式会社 | エッチング方法、半導体製造装置、および半導体装置の製造方法 |
| WO2021171458A1 (ja) | 2020-02-27 | 2021-09-02 | 株式会社日立ハイテク | プラズマ処理方法 |
| JP7096279B2 (ja) * | 2020-03-25 | 2022-07-05 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置、プログラム、および基板処理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110650A (ja) * | 2000-10-03 | 2002-04-12 | Tokyo Electron Ltd | プラズマエッチング方法およびプラズマエッチング装置 |
| JP2007501533A (ja) * | 2003-05-30 | 2007-01-25 | 東京エレクトロン株式会社 | 高ｋ誘電体材料をエッチングするための方法とシステム |
| US20130059450A1 (en) | 2011-09-06 | 2013-03-07 | Lam Research Corporation | Etch process for 3d flash structures |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04285173A (ja) * | 1991-03-15 | 1992-10-09 | Canon Inc | 窓曇り除去機構を備えた光励起プロセス装置 |
| JPH05326499A (ja) * | 1992-05-19 | 1993-12-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| CN1127136C (zh) * | 1998-05-29 | 2003-11-05 | 世界先进积体电路股份有限公司 | 制造随机存取存储单元阵列的方法 |
| JP2004093634A (ja) * | 2002-08-29 | 2004-03-25 | Nippon Sheet Glass Co Ltd | 構造体の形成方法 |
| US7288482B2 (en) * | 2005-05-04 | 2007-10-30 | International Business Machines Corporation | Silicon nitride etching methods |
| US7935977B2 (en) * | 2006-07-25 | 2011-05-03 | Lg Chem, Ltd. | Method of manufacturing organic light emitting device and organic light emitting device manufactured by using the method |
| US9536970B2 (en) * | 2010-03-26 | 2017-01-03 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
| JP5434970B2 (ja) * | 2010-07-12 | 2014-03-05 | セントラル硝子株式会社 | ドライエッチング剤 |
-
2014
- 2014-02-05 JP JP2014020626A patent/JP6211947B2/ja active Active
- 2014-07-30 KR KR1020140097293A patent/KR102266267B1/ko active IP Right Grant
- 2014-07-31 CN CN201410372926.3A patent/CN104347521B/zh active Active
- 2014-07-31 US US14/447,881 patent/US9039913B2/en active Active
-
2015
- 2015-04-24 US US14/695,825 patent/US9449838B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110650A (ja) * | 2000-10-03 | 2002-04-12 | Tokyo Electron Ltd | プラズマエッチング方法およびプラズマエッチング装置 |
| JP2007501533A (ja) * | 2003-05-30 | 2007-01-25 | 東京エレクトロン株式会社 | 高ｋ誘電体材料をエッチングするための方法とシステム |
| US20130059450A1 (en) | 2011-09-06 | 2013-03-07 | Lam Research Corporation | Etch process for 3d flash structures |
| JP2013080909A (ja) * | 2011-09-06 | 2013-05-02 | Lam Research Corporation | ３ｄフラッシュ構造用のエッチングプロセス |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160140467A (ko) * | 2015-05-29 | 2016-12-07 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
| KR20160140469A (ko) * | 2015-05-29 | 2016-12-07 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
| KR20220099942A (ko) * | 2015-05-29 | 2022-07-14 | 도쿄엘렉트론가부시키가이샤 | 플라즈마 처리 장치 |
| KR20180030430A (ko) * | 2016-09-15 | 2018-03-23 | 도쿄엘렉트론가부시키가이샤 | 산화 실리콘 및 질화 실리콘을 서로 선택적으로 에칭하는 방법 |
| US10903084B2 (en) | 2016-09-15 | 2021-01-26 | Tokyo Electron Limited | Method of etching silicon containing films selectively against each other |
| US11404281B2 (en) | 2016-09-15 | 2022-08-02 | Tokyo Electron Limited | Method of etching silicon containing films selectively against each other |
| KR20210057061A (ko) * | 2019-11-08 | 2021-05-20 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104347521B (zh) | 2018-12-18 |
| CN104347521A (zh) | 2015-02-11 |
| KR102266267B1 (ko) | 2021-06-16 |
| JP2015046564A (ja) | 2015-03-12 |
| JP6211947B2 (ja) | 2017-10-11 |
| US9039913B2 (en) | 2015-05-26 |
| US20150228500A1 (en) | 2015-08-13 |
| US20150037982A1 (en) | 2015-02-05 |
| US9449838B2 (en) | 2016-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |