JPH05326499A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05326499A JPH05326499A JP12517092A JP12517092A JPH05326499A JP H05326499 A JPH05326499 A JP H05326499A JP 12517092 A JP12517092 A JP 12517092A JP 12517092 A JP12517092 A JP 12517092A JP H05326499 A JPH05326499 A JP H05326499A
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Abstract
(57)【要約】
【目的】 LOCOS酸化により素子領域を画定するフィー
ルド酸化膜を形成する方法に関し、バーズビークを縮小
して素子領域の外形精度の向上を図り、且つ、エッチン
グガスによる基板汚染を防止して、 LOCOS酸化膜により
素子間分離がなされる高集積度半導体装置の性能及び安
定性の向上を図ることを目的とする。 【構成】 耐酸化マスク膜である窒化シリコン膜のパタ
ーニングに際して、３弗化窒素をメインエッチャントと
し、該３弗化窒素に、レジスト及び酸化シリコンに対す
る窒化シリコンのエッチングの選択比を高めるガス例え
ば臭化水素あるいは酸素等を添加してなるエッチングガ
スを用いてドライエッチングを行う工程を有するように
構成する。
ルド酸化膜を形成する方法に関し、バーズビークを縮小
して素子領域の外形精度の向上を図り、且つ、エッチン
グガスによる基板汚染を防止して、 LOCOS酸化膜により
素子間分離がなされる高集積度半導体装置の性能及び安
定性の向上を図ることを目的とする。 【構成】 耐酸化マスク膜である窒化シリコン膜のパタ
ーニングに際して、３弗化窒素をメインエッチャントと
し、該３弗化窒素に、レジスト及び酸化シリコンに対す
る窒化シリコンのエッチングの選択比を高めるガス例え
ば臭化水素あるいは酸素等を添加してなるエッチングガ
スを用いてドライエッチングを行う工程を有するように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に LOCOS酸化により素子領域を分離画定するフィール
ド酸化膜を形成する方法に関する。
特に LOCOS酸化により素子領域を分離画定するフィール
ド酸化膜を形成する方法に関する。
【０００２】素子領域を選択的に覆う窒化シリコン（Si
3N4 ）膜パターンを耐酸化マスクにし、Si3N4 膜に覆わ
れない領域を選択的に酸化する所謂 LOCOS酸化手段によ
って素子領域を分離画定するフィールド酸化膜を形成す
る方法は、ＭＯＳデバイスの素子間分離には非常に簡便
で有効な手段である。
3N4 ）膜パターンを耐酸化マスクにし、Si3N4 膜に覆わ
れない領域を選択的に酸化する所謂 LOCOS酸化手段によ
って素子領域を分離画定するフィールド酸化膜を形成す
る方法は、ＭＯＳデバイスの素子間分離には非常に簡便
で有効な手段である。
【０００３】一方、近時、ＭＯＳデバイスが高集積化さ
れ、それを構成する素子が微細化されるに伴って、素子
性能の均一化を図るために LOCOS酸化で形成するフィー
ルド酸化膜の素子領域側端部を精度良く形成することが
必要になってきている。そのためには、図３の工程断面
図の(a) に示すように、半導体基板51と素子領域54上を
選択的に覆うSi3N4 膜パターン53P との界面に応力緩和
の目的で形成する初期酸化膜52をできるだけ薄くしてSi
3N4 膜パターン53P と半導体基板面との間隔を近づけ
る、Si3N4 膜パターン53P の端面を垂直に形成して端部
におけるSi3N4 膜の半導体基板51に向かう押圧力をでき
るだけ大きく保つ、等の手段によって、同図(b) に示す
ように、選択酸化を行った際に、素子領域54を画定する
フィールド酸化膜55の素子領域54側端部からSi3N4 膜パ
ターン53P の下部に成長して行くバーズビーク55B の長
さを可能な限り短くすることが必要になる。
れ、それを構成する素子が微細化されるに伴って、素子
性能の均一化を図るために LOCOS酸化で形成するフィー
ルド酸化膜の素子領域側端部を精度良く形成することが
必要になってきている。そのためには、図３の工程断面
図の(a) に示すように、半導体基板51と素子領域54上を
選択的に覆うSi3N4 膜パターン53P との界面に応力緩和
の目的で形成する初期酸化膜52をできるだけ薄くしてSi
3N4 膜パターン53P と半導体基板面との間隔を近づけ
る、Si3N4 膜パターン53P の端面を垂直に形成して端部
におけるSi3N4 膜の半導体基板51に向かう押圧力をでき
るだけ大きく保つ、等の手段によって、同図(b) に示す
ように、選択酸化を行った際に、素子領域54を画定する
フィールド酸化膜55の素子領域54側端部からSi3N4 膜パ
ターン53P の下部に成長して行くバーズビーク55B の長
さを可能な限り短くすることが必要になる。
【０００４】
【従来の技術】図４はアノードカップリング方式の平行
平板型エッチャーで、図中の、56はエッチング容器、57
はプロセスガス導入口、58は上部電極兼ガス拡散板、59
は被処理ウエーハ、60は下部電極、61は真空排気口、62
は高周波電源（例えば13.56MHz）、63は接地、64は絶縁
体を示す。
平板型エッチャーで、図中の、56はエッチング容器、57
はプロセスガス導入口、58は上部電極兼ガス拡散板、59
は被処理ウエーハ、60は下部電極、61は真空排気口、62
は高周波電源（例えば13.56MHz）、63は接地、64は絶縁
体を示す。
【０００５】従来の上記 LOCOS技術において、前記Si3N
4 膜パターン53P を形成する際のSi 3N4 膜の選択エッチ
ングは、レジストパターンをマスクにし、図４に示すよ
うなアノードカップリング方式の平行平板型エッチャー
を用い、６弗化硫黄（SF6)をメインエッチャントとして
行われていた。
4 膜パターン53P を形成する際のSi 3N4 膜の選択エッチ
ングは、レジストパターンをマスクにし、図４に示すよ
うなアノードカップリング方式の平行平板型エッチャー
を用い、６弗化硫黄（SF6)をメインエッチャントとして
行われていた。
【０００６】その際のエッチング条件は例えば次の通り
である。即ち、 SF6 流量 100 sccm SF6 圧力 100 mTorr 電極間隔 1.25 cm 下部電極温度 25 ℃ Si3N4 膜エッチングレート 2000Å/min 均一性 ±3 ％ 初期酸化膜に対する選択比 ２ レジストに対する選択比 ２ である。
である。即ち、 SF6 流量 100 sccm SF6 圧力 100 mTorr 電極間隔 1.25 cm 下部電極温度 25 ℃ Si3N4 膜エッチングレート 2000Å/min 均一性 ±3 ％ 初期酸化膜に対する選択比 ２ レジストに対する選択比 ２ である。
【０００７】
【発明が解決しようとする課題】しかし前記従来のエッ
チング方法によれば、その問題点を示す図５の(a) のよ
うに、Si3N4 膜53の下地の初期酸化膜52に対するエッチ
ングの選択比が低いために、オーバエッチングによる基
板51面ダメージを回避するように初期酸化膜52の膜厚
(t) を厚く形成しておく必要がある。またレジスト65に
対するSi3N4 膜53のエッチングの選択比が低いためにレ
ジスト65の後退寸法(B) が大きく、Si3N4 膜パターン53
P の側面(S) が順テーパ状になる。そして、上記のよう
に初期酸化膜52が厚く形成されて半導体基板面51とSi3N
4 膜パターン53P の下面との離間寸法が大きくなり、且
つまた前記のように側面が順テーパ状に形成されてSi3N
4 膜パターン53P のパターン端部の基板51に向かう押圧
力が減少することによって、従来の方法では、 LOCOS酸
化を行った際、図５(b) に示すように、フィールド酸化
膜55の素子領域54側端部から素子領域54の中央に向かっ
てバーズビーク55B がＬで示すように長く成長し、その
ために、素子領域54の面積が減少したり、変動したりし
て、素子性能の劣化やばらつきを生ずるという問題があ
った。また更に、エッチングガスであるSF6 はその中に
含まれる硫黄をウエーハ上に残留せしめるので、この残
留硫黄により素子の特性及び信頼性が劣化するという問
題もあった。
チング方法によれば、その問題点を示す図５の(a) のよ
うに、Si3N4 膜53の下地の初期酸化膜52に対するエッチ
ングの選択比が低いために、オーバエッチングによる基
板51面ダメージを回避するように初期酸化膜52の膜厚
(t) を厚く形成しておく必要がある。またレジスト65に
対するSi3N4 膜53のエッチングの選択比が低いためにレ
ジスト65の後退寸法(B) が大きく、Si3N4 膜パターン53
P の側面(S) が順テーパ状になる。そして、上記のよう
に初期酸化膜52が厚く形成されて半導体基板面51とSi3N
4 膜パターン53P の下面との離間寸法が大きくなり、且
つまた前記のように側面が順テーパ状に形成されてSi3N
4 膜パターン53P のパターン端部の基板51に向かう押圧
力が減少することによって、従来の方法では、 LOCOS酸
化を行った際、図５(b) に示すように、フィールド酸化
膜55の素子領域54側端部から素子領域54の中央に向かっ
てバーズビーク55B がＬで示すように長く成長し、その
ために、素子領域54の面積が減少したり、変動したりし
て、素子性能の劣化やばらつきを生ずるという問題があ
った。また更に、エッチングガスであるSF6 はその中に
含まれる硫黄をウエーハ上に残留せしめるので、この残
留硫黄により素子の特性及び信頼性が劣化するという問
題もあった。
【０００８】そこで本発明は、Si3N4 膜の、レジストに
対するエッチングの選択比を高めてSi3N4 膜パターン側
面の垂直性を確保すると共に、SiO2膜即ち初期酸化膜と
のエッチングの選択比を高めて初期酸化膜の薄膜化を図
ることによって、 LOCOS酸化に際してSi3N4 膜パターン
の下部に侵入するバーズビークを縮小して素子領域の外
形精度の向上を図り、且つ、エッチングガスによる基板
汚染を防止して、 LOCOS酸化膜により素子間分離がなさ
れる高集積度半導体装置の性能及び安定性の向上を図る
ことを目的とする。
対するエッチングの選択比を高めてSi3N4 膜パターン側
面の垂直性を確保すると共に、SiO2膜即ち初期酸化膜と
のエッチングの選択比を高めて初期酸化膜の薄膜化を図
ることによって、 LOCOS酸化に際してSi3N4 膜パターン
の下部に侵入するバーズビークを縮小して素子領域の外
形精度の向上を図り、且つ、エッチングガスによる基板
汚染を防止して、 LOCOS酸化膜により素子間分離がなさ
れる高集積度半導体装置の性能及び安定性の向上を図る
ことを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は、半導
体基板上に初期酸化膜を形成し、該初期酸化膜上に窒化
シリコン膜を形成し、該窒化シリコン膜をパターニング
した後、該窒化シリコン膜パターンを耐酸化マスクにし
選択酸化手段により該窒化シリコン膜に覆われた領域の
周囲の該半導体基板面にフィールド酸化膜を形成する工
程を有する半導体装置の製造方法において、該窒化シリ
コン膜のパターニングに際して、３弗化窒素をメインエ
ッチャントとし、該３弗化窒素に、臭化水素あるいは酸
素等のレジスト及び酸化シリコンに対する窒化シリコン
のエッチングの選択比を高めるガスを添加してなるエッ
チングガスを用いてドライエッチングを行う工程を有す
る本発明による半導体装置の製造方法によって達成され
る。
体基板上に初期酸化膜を形成し、該初期酸化膜上に窒化
シリコン膜を形成し、該窒化シリコン膜をパターニング
した後、該窒化シリコン膜パターンを耐酸化マスクにし
選択酸化手段により該窒化シリコン膜に覆われた領域の
周囲の該半導体基板面にフィールド酸化膜を形成する工
程を有する半導体装置の製造方法において、該窒化シリ
コン膜のパターニングに際して、３弗化窒素をメインエ
ッチャントとし、該３弗化窒素に、臭化水素あるいは酸
素等のレジスト及び酸化シリコンに対する窒化シリコン
のエッチングの選択比を高めるガスを添加してなるエッ
チングガスを用いてドライエッチングを行う工程を有す
る本発明による半導体装置の製造方法によって達成され
る。
【００１０】
【作用】図１は本発明の原理説明図で、本発明に係るエ
ッチャントの組成とエッチングレート、選択比、均一性
の関係を示している。
ッチャントの組成とエッチングレート、選択比、均一性
の関係を示している。
【００１１】そして図中の(a) は３弗化窒素(NF3) と臭
化水素(HBr) の混合ガスについて示したもので、エッチ
ング条件は、トータルガス量：100 sccm、RFパワー：30
0W、エッチング圧力： 100 mTorr、ステージ温度：40℃
である。
化水素(HBr) の混合ガスについて示したもので、エッチ
ング条件は、トータルガス量：100 sccm、RFパワー：30
0W、エッチング圧力： 100 mTorr、ステージ温度：40℃
である。
【００１２】このエッチャントを用いた際には、HBr を
増やすことで選択比はかなり上昇するが、均一性が逆に
悪くなるため、混合比10％程度が最高条件となる。また
図中の(b) はNF3 と酸素(O2)の混合ガスについて示した
もので、エッチング条件は、トータルガス量：100 scc
m、RFパワー：300W、エッチング圧力：100mTorr 、ステ
ージ温度：15℃である。
増やすことで選択比はかなり上昇するが、均一性が逆に
悪くなるため、混合比10％程度が最高条件となる。また
図中の(b) はNF3 と酸素(O2)の混合ガスについて示した
もので、エッチング条件は、トータルガス量：100 scc
m、RFパワー：300W、エッチング圧力：100mTorr 、ステ
ージ温度：15℃である。
【００１３】このエッチャントを用いた際、選択比は前
記HBr 添加に比べて低くなるが、添加ガスがO2のため、
よりクリーンなプロセスとなる。また、O2の混合比を高
めても均一性がそれ程悪化しない点で前者より優る。
記HBr 添加に比べて低くなるが、添加ガスがO2のため、
よりクリーンなプロセスとなる。また、O2の混合比を高
めても均一性がそれ程悪化しない点で前者より優る。
【００１４】本発明の方法においては、上記２種のエッ
チャントのように、実用レベルのエッチングレートを有
しエッチングの均一性も良く、SiO2（初期酸化膜）に対
するエッチングの選択比が従来の２倍程度の４前後の値
を有するエッチャントを、Si 3N4 膜パターン形成の際の
Si3N4 膜の例えばアノードカップリング方式の平行平板
型エッチャーによる選択エッチングに用いることによ
り、Si3N4 膜下の初期酸化膜の膜厚を従来より半減し、
且つ基板ダメージを防止する。
チャントのように、実用レベルのエッチングレートを有
しエッチングの均一性も良く、SiO2（初期酸化膜）に対
するエッチングの選択比が従来の２倍程度の４前後の値
を有するエッチャントを、Si 3N4 膜パターン形成の際の
Si3N4 膜の例えばアノードカップリング方式の平行平板
型エッチャーによる選択エッチングに用いることによ
り、Si3N4 膜下の初期酸化膜の膜厚を従来より半減し、
且つ基板ダメージを防止する。
【００１５】また、レジストに対するエッチングの選択
性も図示しないがSiO2に対するのとほぼ同様に高まるの
で、上記エッチャントの使用によりエッチングに際して
のレジストの後退は大幅に減少して、Si3N4 膜パターン
の側面はほぼ垂直に形成される。
性も図示しないがSiO2に対するのとほぼ同様に高まるの
で、上記エッチャントの使用によりエッチングに際して
のレジストの後退は大幅に減少して、Si3N4 膜パターン
の側面はほぼ垂直に形成される。
【００１６】以上により LOCOS酸化に際してのバーズビ
ークの成長を抑える対策の、初期酸化膜を薄くして半導
体基板とSi3N4 膜パターン下面の間隔を縮小すること、
及びSi3N4 膜パターンの側面を垂直に形成してSi3N4 膜
パターン端部における半導体基板に向かう押圧力を高め
ることが達成されるので、従来に比べバーズビーク長は
大幅に縮小される。
ークの成長を抑える対策の、初期酸化膜を薄くして半導
体基板とSi3N4 膜パターン下面の間隔を縮小すること、
及びSi3N4 膜パターンの側面を垂直に形成してSi3N4 膜
パターン端部における半導体基板に向かう押圧力を高め
ることが達成されるので、従来に比べバーズビーク長は
大幅に縮小される。
【００１７】また、本発明に係るエッチャントは、総て
揮発性成分のみでなっているので、エッチング後に基板
上に汚染物質が残留することがない。
揮発性成分のみでなっているので、エッチング後に基板
上に汚染物質が残留することがない。
【００１８】
【実施例】以下本発明の方法を、図２に示す工程断面図
を参照し、実施例により具体的に説明する。
を参照し、実施例により具体的に説明する。
【００１９】図２(a) 参照 本発明に係る LOCOS酸化によるフィールド酸化膜で素子
間が分離された例えばＭＯＳＩＣを形成するに際して
は、例えばｐ型シリコン(Si)基板１上に熱酸化により厚
さ 100〜200 Å（従来の1/2 程度）の初期酸化膜２を形
成し、次いでこの基板上に通常のＣＶＤ法により、耐酸
化マスクとなる厚さ1700〜2000Å程度のSi 3N4 膜３を形
成し、次いで通常のフォトプロセスにより前記Si3N4 膜
３上に素子領域4A、4B等に対応する形状を有する厚さ
1.2μｍ程度のレジストパターン15A、15B 等を形成す
る。
間が分離された例えばＭＯＳＩＣを形成するに際して
は、例えばｐ型シリコン(Si)基板１上に熱酸化により厚
さ 100〜200 Å（従来の1/2 程度）の初期酸化膜２を形
成し、次いでこの基板上に通常のＣＶＤ法により、耐酸
化マスクとなる厚さ1700〜2000Å程度のSi 3N4 膜３を形
成し、次いで通常のフォトプロセスにより前記Si3N4 膜
３上に素子領域4A、4B等に対応する形状を有する厚さ
1.2μｍ程度のレジストパターン15A、15B 等を形成す
る。
【００２０】図２(b) 参照 次いで、前記レジストパターン15A 、15B 等をマスクに
し、例えばアノードカップリング方式の平行平板型エッ
チャーによりSi3N4 ３の選択エッチングを行って、素子
領域4A、4B等上を選択的に覆うSi3N4 膜パターン3PA 、
3PB 等を形成する。
し、例えばアノードカップリング方式の平行平板型エッ
チャーによりSi3N4 ３の選択エッチングを行って、素子
領域4A、4B等上を選択的に覆うSi3N4 膜パターン3PA 、
3PB 等を形成する。
【００２１】この際、第１の実施例においては、エッチ
ャントにNF3 とHBr の混合ガスを用いた。エッチング条
件は例えば、ガス流量:NF3/HBr＝90/10 sccm、エッチン
グ圧力:100 mTorr、RFパワー:300W 、電極間隔:1.25 c
m、ステージ温度: 40℃とした。その際、Si3N4 のエッ
チングレートは2200Å/min、均一性は±４％、酸化膜に
対する選択比は４、レジストにたいする選択比は３であ
った。
ャントにNF3 とHBr の混合ガスを用いた。エッチング条
件は例えば、ガス流量:NF3/HBr＝90/10 sccm、エッチン
グ圧力:100 mTorr、RFパワー:300W 、電極間隔:1.25 c
m、ステージ温度: 40℃とした。その際、Si3N4 のエッ
チングレートは2200Å/min、均一性は±４％、酸化膜に
対する選択比は４、レジストにたいする選択比は３であ
った。
【００２２】また第２の実施例においては、エッチャン
トにNF3 とO2との混合ガスを用いた。エッチング条件は
例えば、ガス流量:NF3/O2 ＝85/15 sccm、エッチング圧
力:100 mTorr、RFパワー:300W 、電極間隔1.25cm、ステ
ージ温度15℃とした。その際、Si3N4 のエッチングレー
トは2200Å/min、均一性は± 3.5％、酸化膜に対する選
択比は2.7 、レジストに対する選択比は2.5 であった。
トにNF3 とO2との混合ガスを用いた。エッチング条件は
例えば、ガス流量:NF3/O2 ＝85/15 sccm、エッチング圧
力:100 mTorr、RFパワー:300W 、電極間隔1.25cm、ステ
ージ温度15℃とした。その際、Si3N4 のエッチングレー
トは2200Å/min、均一性は± 3.5％、酸化膜に対する選
択比は2.7 、レジストに対する選択比は2.5 であった。
【００２３】そして基板面内の総てのSi3N4 パターン3P
A 、3PB 等のパターニングが完了するように若干のオー
バエッチングを行う。この場合、上記エッチングのSi3N
4/SiO2選択比は従来の 1.3〜２倍程度あるので、前記の
ように初期酸化膜２の膜厚が薄くても、これがエッチン
グ除去されて基板がダメージを受けることはない。また
レジストに対する選択比も前述したように従来より高い
ので、Si3N4 膜パターン3PA 、3PB 等の側面はほぼ垂直
に形成される。
A 、3PB 等のパターニングが完了するように若干のオー
バエッチングを行う。この場合、上記エッチングのSi3N
4/SiO2選択比は従来の 1.3〜２倍程度あるので、前記の
ように初期酸化膜２の膜厚が薄くても、これがエッチン
グ除去されて基板がダメージを受けることはない。また
レジストに対する選択比も前述したように従来より高い
ので、Si3N4 膜パターン3PA 、3PB 等の側面はほぼ垂直
に形成される。
【００２４】なお、上記エッチャントは総て揮発成分よ
りなっているので、上記エッチングが完了した時点で基
板上にエッチャントから提供される汚染物質が残留する
ことはなかった。
りなっているので、上記エッチングが完了した時点で基
板上にエッチャントから提供される汚染物質が残留する
ことはなかった。
【００２５】図２(c) 参照 次いで、レジストパターン15A 、15B 等を除去した後、
Si3N4 膜パターン3PA、3PB 等をマスクにして素子領域4
A、4B等の周囲にチャネルカット用の硼素(B+) をイオン
注入する。116 は B+ 注入領域を示す。
Si3N4 膜パターン3PA、3PB 等をマスクにして素子領域4
A、4B等の周囲にチャネルカット用の硼素(B+) をイオン
注入する。116 は B+ 注入領域を示す。
【００２６】図２(d) 参照 次いで、通常の 900℃程度の温度におけるウェット酸化
手段により、Si3N4 膜パターン3PA 、3PB 等に覆われな
い素子領域4A、4B等の周囲に素子領域4A、4B等を画定す
る厚さ5000〜6000Å程度のフィールド酸化膜５を形成す
る。その際、前記 B+ 注入領域に注入された B+ は活性
化され、フィールド酸化膜５の下部にｐ + 型チャネルカ
ット領域16が形成される。
手段により、Si3N4 膜パターン3PA 、3PB 等に覆われな
い素子領域4A、4B等の周囲に素子領域4A、4B等を画定す
る厚さ5000〜6000Å程度のフィールド酸化膜５を形成す
る。その際、前記 B+ 注入領域に注入された B+ は活性
化され、フィールド酸化膜５の下部にｐ + 型チャネルカ
ット領域16が形成される。
【００２７】なおここで、この実施例においては、前述
のように、Si3N4 膜パターン3PA 、3PB 等の下部に形成
されている初期酸化膜２の膜厚が薄く、且つ前記のよう
にSi 3N4 膜パターン3PA 、3PB 等の端面もほぼ垂直に形
成されてSi3N4 膜パターン3P A 、3PB 等の端部における
基板面に向かう押圧力も十分に確保されるので、フィー
ルド酸化膜５の素子領域4A、4B側端部にSi3N4 膜パター
ン3PA 、3PB 等の下部に食い込んで素子領域4A、4B等の
中央に向かって成長するバーズビーク5Bの長さも従来に
比べ大幅に縮小される。
のように、Si3N4 膜パターン3PA 、3PB 等の下部に形成
されている初期酸化膜２の膜厚が薄く、且つ前記のよう
にSi 3N4 膜パターン3PA 、3PB 等の端面もほぼ垂直に形
成されてSi3N4 膜パターン3P A 、3PB 等の端部における
基板面に向かう押圧力も十分に確保されるので、フィー
ルド酸化膜５の素子領域4A、4B側端部にSi3N4 膜パター
ン3PA 、3PB 等の下部に食い込んで素子領域4A、4B等の
中央に向かって成長するバーズビーク5Bの長さも従来に
比べ大幅に縮小される。
【００２８】図２(e) 参照 次いで、Si3N4 膜パターン3PA 、3PB 等を燐酸煮沸処理
等のウェットエッチング手段で選択的に除去し、次いで
その下部の初期酸化膜２を弗酸等により除去した後、通
常のＭＯＳデバイスの製造方法に従って、先ず熱酸化に
より素子領域4A、4B等上に例えば厚さ 200Å程度のゲー
ト酸化膜17を形成し、次いでこの基板上に例えば厚さ15
00Å程度のポリSi層をＣＶＤ法により形成し、気相拡散
等によりこのポリSi層に高濃度に燐を導入してｎ+ 型の
導電性を付与し、通常のフォトリソグラフィを用いてパ
ターニングして前記ゲート酸化膜17上にｎ+ 型ポリSiよ
りなるゲート電極18A 、18B 等を形成し、次いでこのゲ
ート電極18A 、18B 等をマスクにして素子領域4A、4B等
へ砒素( As+ ) を高ドーズ量でイオン注入し、活性化熱
処理を行ってｎ+ 型ソース領域 19SA 、 19SB 及びｎ+
型ドレイン領域 19D A 、 19DB 等を形成する。
等のウェットエッチング手段で選択的に除去し、次いで
その下部の初期酸化膜２を弗酸等により除去した後、通
常のＭＯＳデバイスの製造方法に従って、先ず熱酸化に
より素子領域4A、4B等上に例えば厚さ 200Å程度のゲー
ト酸化膜17を形成し、次いでこの基板上に例えば厚さ15
00Å程度のポリSi層をＣＶＤ法により形成し、気相拡散
等によりこのポリSi層に高濃度に燐を導入してｎ+ 型の
導電性を付与し、通常のフォトリソグラフィを用いてパ
ターニングして前記ゲート酸化膜17上にｎ+ 型ポリSiよ
りなるゲート電極18A 、18B 等を形成し、次いでこのゲ
ート電極18A 、18B 等をマスクにして素子領域4A、4B等
へ砒素( As+ ) を高ドーズ量でイオン注入し、活性化熱
処理を行ってｎ+ 型ソース領域 19SA 、 19SB 及びｎ+
型ドレイン領域 19D A 、 19DB 等を形成する。
【００２９】なお、上記活性化熱処理は後に行われる層
間絶縁膜リフローの際の熱処理で兼ねることもある。ま
た、ソース／ドレイン領域は、ＬＤＤ構造に形成される
ことも勿論ある。
間絶縁膜リフローの際の熱処理で兼ねることもある。ま
た、ソース／ドレイン領域は、ＬＤＤ構造に形成される
ことも勿論ある。
【００３０】図２(f) 参照 次いで、通常通り不純物ブロック用酸化膜を含む層間絶
縁膜20を形成し、ソース／ドレイン領域等に対するコン
タクト窓21を形成し、Al配線22A 〜22D 等を形成して、
本発明に係る LOCOS酸化法を用いたＭＯＳＩＣが完成す
る。
縁膜20を形成し、ソース／ドレイン領域等に対するコン
タクト窓21を形成し、Al配線22A 〜22D 等を形成して、
本発明に係る LOCOS酸化法を用いたＭＯＳＩＣが完成す
る。
【００３１】
【発明の効果】以上説明のように本発明によれば、SiO2
膜に対するSi3N4 膜のエッチングの選択比を高めること
により、 LOCOS酸化において耐酸化マスクに用いるSi3N
4 膜パターンの下部に設ける初期酸化膜の膜厚を従来に
比べ大幅に薄くして、半導体基板の表面とSi3N4 膜パタ
ーンの下面との間隔を極度に狭め、且つまた、レジスト
に対するSi3N4 膜のエッチングの選択比をも高めること
によりエッチング中のレジストの後退を減少させ、Si3N
4 膜パターンの端面をほぼ垂直に形成し、Si3N4膜パタ
ーン端部の半導体基板面に向かう押圧力の低下を防止す
る。
膜に対するSi3N4 膜のエッチングの選択比を高めること
により、 LOCOS酸化において耐酸化マスクに用いるSi3N
4 膜パターンの下部に設ける初期酸化膜の膜厚を従来に
比べ大幅に薄くして、半導体基板の表面とSi3N4 膜パタ
ーンの下面との間隔を極度に狭め、且つまた、レジスト
に対するSi3N4 膜のエッチングの選択比をも高めること
によりエッチング中のレジストの後退を減少させ、Si3N
4 膜パターンの端面をほぼ垂直に形成し、Si3N4膜パタ
ーン端部の半導体基板面に向かう押圧力の低下を防止す
る。
【００３２】これらにより本発明によれば LOCOS酸化に
際してバーズビーク長は従来に比べ大幅に縮小され、バ
ーズビークに起因する素子領域面積の変動による素子性
能の変動、劣化が防止される。
際してバーズビーク長は従来に比べ大幅に縮小され、バ
ーズビークに起因する素子領域面積の変動による素子性
能の変動、劣化が防止される。
【００３３】また本発明によれば、Si3N4 膜のパターニ
ングに際してエッチャントによって基板面が汚染される
ことがない。以上により本発明は、 LOCOS酸化により素
子間分離が行われる高集積度半導体装置の性能及び信頼
性の向上に寄与するところが大きい。
ングに際してエッチャントによって基板面が汚染される
ことがない。以上により本発明は、 LOCOS酸化により素
子間分離が行われる高集積度半導体装置の性能及び信頼
性の向上に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の方法の実施例の工程断面図
【図３】 LOCOS酸化の望ましい状態を示す工程断面図
【図４】 アノードカップリング方式の平行平板型エッ
チャーの模式図
チャーの模式図
【図５】 従来方法の問題点を示す工程断面図
１ ｐ型Si基板 ２ 初期酸化膜 ３ Si3N4 膜 3PA 、3PB Si3N4 膜パターン 4A、4B 素子領域 ５ フィールド酸化膜 16 ｐ+ 型チャネルカット領域 17 ゲート酸化膜 18A 、18B ゲート電極 19 DA 、19 DB ｎ+ 型ソース領域 19 DA 、19 DB ｎ+ 型ドレイン領域 20 層間絶縁膜 21 コンタクト窓 22A 〜22D Al配線
Claims (3)
- 【請求項１】 半導体基板上に初期酸化膜を形成し、該
初期酸化膜上に窒化シリコン膜を形成し、該窒化シリコ
ン膜をパターニングした後、該窒化シリコン膜パターン
を耐酸化マスクにし選択酸化手段により該窒化シリコン
膜に覆われた領域の周囲の該半導体基板面にフィールド
酸化膜を形成する工程を有する半導体装置の製造方法に
おいて、 該窒化シリコン膜のパターニングに際して、３弗化窒素
をメインエッチャントとし、該３弗化窒素に、レジスト
及び酸化シリコンに対する窒化シリコンのエッチングの
選択比を高めるガスを添加してなるエッチングガスを用
いてドライエッチングを行う工程を有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記レジスト及び酸化シリコンに対する
窒化シリコンの選択比を高めるガスが、臭化水素よりな
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記レジスト及び酸化シリコンに対する
窒化シリコンの選択比を高めるガスが、酸素よりなるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12517092A JPH05326499A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12517092A JPH05326499A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326499A true JPH05326499A (ja) | 1993-12-10 |
Family
ID=14903624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12517092A Pending JPH05326499A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326499A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5741396A (en) * | 1994-04-29 | 1998-04-21 | Texas Instruments Incorporated | Isotropic nitride stripping |
| US6110838A (en) * | 1994-04-29 | 2000-08-29 | Texas Instruments Incorporated | Isotropic polysilicon plus nitride stripping |
| KR100383034B1 (ko) * | 1999-11-24 | 2003-05-09 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조방법 및 반도체 제조장치 |
| US6787446B2 (en) | 2001-08-07 | 2004-09-07 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| JP2015046564A (ja) * | 2013-07-31 | 2015-03-12 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| JP2017103388A (ja) * | 2015-12-03 | 2017-06-08 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
-
1992
- 1992-05-19 JP JP12517092A patent/JPH05326499A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5741396A (en) * | 1994-04-29 | 1998-04-21 | Texas Instruments Incorporated | Isotropic nitride stripping |
| US6110838A (en) * | 1994-04-29 | 2000-08-29 | Texas Instruments Incorporated | Isotropic polysilicon plus nitride stripping |
| KR100383034B1 (ko) * | 1999-11-24 | 2003-05-09 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조방법 및 반도체 제조장치 |
| US6787446B2 (en) | 2001-08-07 | 2004-09-07 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| JP2015046564A (ja) * | 2013-07-31 | 2015-03-12 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| JP2017103388A (ja) * | 2015-12-03 | 2017-06-08 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020305 |