KR20030049604A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 패드 질화막 및 패드 산화막 식각후 실리콘 기판 트렌치 전에 플루오린 계열의 가스를 이용하여 인위적인 폴리머 스페이서를 형성한 후 트렌치 식각을 실시함으로써 후속 습식 세정 공정시 산화막 손실에 의한 모트 발생을 방지하여 후속 게이트 식각시 잔류물 발생을 억제하여 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.
Description
본 발명은 패드 질화막 및 패드 산화막 식각후 실리콘 기판 트렌치 전에 플루오린 계열의 가스를 이용하여 인위적인 폴리머 스페이서를 형성한 후 트렌치 식각을 실시함으로써 후속 습식 세정 공정시 산화막 손실에 의한 모트 발생을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 매립산화막을 증착시킨 후 화학기계적연마공정으로 매립산화막의 불필요한 부분을 식각하므로 소자분리영역을 실리콘 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
종래의 반도체장치에서 트렌치를 형성하여 소자분리막을 형성하는 상태를 개략적으로 설명하면, 실리콘 기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막을 적층하고서, 그 위에 감광막을 도포하여서 식각공정을 통하여 트렌치를 형성한다.
그리고, 상기 트렌치 내에 갭필링(Gap Filling)공정으로 갭필링산화막을 충전시킨 후에 식각으로 불필요한 부분을 제거하여 소자분리막을 형성하게 되는 것이다.
도1a 내지 도1b는 종래 기술에 의한 트렌치 형성 공정을 나타낸 간략도이다.
도1a에 도시된 바와 같이 패드 질화막(미도시함) 제거후 습식 세정을 진행하면 패드산화막(11)이 제거되어 도2b에 도시된 바와 습식 세정에 의한 등방성 식각 특성에 의해 후속 게이트 산화막 증착전에 트랜지스터의 주변에 모트(A)가 발생하게 된다.
이러한 모트(A)는 일반적으로 게이트 식가시 잔류물을 유발하여 소자의 수율을 저하시키거나 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 패드 질화막 및 패드 산화막 식각후 실리콘 기판 트렌치 전에 플루오린 계열의 가스를 이용하여 인위적인 폴리머 스페이서를 형성한 후 트렌치 식각을 실시함으로써 후속 습식 세정 공정시 산화막 손실에 의한 모트 발생을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것이다.
도1a 내지 도1b는 종래 기술에 의한 트렌치 형성 공정을 나타낸 간략도이다.
도2a 내지 도2i는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 제 1 실시예이다.
도3a 내지 도3i는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 제 2 실시예이다.
- 도면의 주요부분에 대한 부호의 설명 -
20 : 실리콘 기판 21 : 패드 산화막
22 : 패드 질화막 23 : 포토레지스트 패턴
24 : 포리머 스페이서 25 : 산화막
26 : SiOxNy A : 모트
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 증착한 후 STI을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 패드 질화막 및 패드 산화막을 식각하는 단계와, 상기 실리콘 기판을 식각해 패드 질화막 측벽에 폴리머 스페이서를형성하는 단계와, 상기 포토레지스트 패턴 및 폴리머 스페이서를 마스크로 실리콘 기판 트렌치 식각을 실시하는 단계와, 상기 포토레지스트 패턴 및 폴리머 스페이서를 O2 플라즈마를 이용하여 제거한 후 셀간 절연을 위한 산화막을 증착하는 단계와, 상기 산화막을 CMP 또는 에치백 공정을 실시하여 분리시킨 후 인산을 이용하여 패드 질화막 제거하는 단계와, 상기 패드 질화막이 제거된 결과물 상에 이온 주입과 세정공정을 진행하여 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
이때, 상기 패드 질화막 및 패드 산화막을 식각하는 공정은 플루오린계 가스를 이용하여 식각하고, 상기 실리콘 기판을 식각하여 폴리머 스페이서를 형성하는 단계는 CxFy, x=1~5, y=2~8을 이용하는 것을 특징으로 한다.
또한, 상기 폴리머 스페이서 제거시 O2, N2또는 황산 용액 중 하나를 이용하여 제거하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2i는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 제 1 실시예이다.
먼저, 도2a에 도시된 바와 같이 실리콘 기판(20) 상부에 패드 산화막(21) 및 패드 질화막(22)을 증착한 후 STI(Shallow Trench Isolation)을 형성하기 위한 포토레지스트 패턴(23)을 형성한 다음 도2b에 도시된 바와 같이 포토레지스트 패턴 (23)을 마스크로 패드 질화막(22) 및 패드 산화막(21)을 식각한다.
이어서, 도2c에 도시된 바와 같이 C-F 계열의 가스를 이용하여 실리콘 기판(20)을 식각하여 패드 질화막(22) 측벽에 폴리머 스페이서(24)를 형성한 후 도2d에 도시된 바와 같이 포토레지스트 패턴(23) 및 폴리머 스페이서(24)를 마스크로 실리콘 기판(20) 트렌치 식각을 실시한다.
이어서, 도2e에 도시된 바와 같이 O2 플라즈마를 이용하여 포토레지스트 패턴(23) 및 폴리머 스페이서(24)를 제거한 후 도2f에 도시된 바와 같이 셀간 절연을 위한 산화막(25)을 증착한다.
그런 다음, 도2g에 도시된 바와 같이 CMP 또는 에치백 공정을 실시하여 산화막(25)을 분리시킨 후 도2h에 도시된 바와 같이 인산을 이용하여 패드 질화막(22) 제거한다.
이때, 인산 용액에서 산화막(25)과 패드 질화막(22)의 식각 선택비의 차이로 인해 패드 질화막(22)은 모두 제거되고, 산화막(25)는 후속 게이트 산화막 증착전에 제거되는 두께만큼만 남게 된다.
그런 다음, 소자 제조를 위한 이온 주입과 세정공정을 진행하여 패드 산화막(21)을 제거한다.
도3a 내지 도3i는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 제 2 실시예이다.
먼저, 도3a에 도시된 바와 같이 실리콘 기판(20) 상부에 SiON막(26)을 증착한 후 및 패드 질화막(22)을 증착한 후 STI(Shallow Trench Isolation)을 형성하기 위한 포토레지스트 패턴(23)을 형성한 다음 도2b에 도시된 바와 같이 포토레지스트 패턴(23)을 마스크로 패드 질화막(22) 및 패드 SiON막(26)을 식각한다.
이어서, 도3c에 도시된 바와 같이 Br 계열의 가스를 이용하여 실리콘 기판(20)을 식각하여 패드 질화막(22) 측벽에 폴리머 스페이서(24)를 형성한 후 도2d에 도시된 바와 같이 포토레지스트 패턴(23) 및 폴리머 스페이서(24)를 마스크로 실리콘 기판(20) 트렌치 식각을 실시한다.
이어서, 도2e에 도시된 바와 같이 O2플라즈마를 이용하여 포토레지스트 패턴(23) 및 폴리머 스페이서(24)를 제거한 후 도2f에 도시된 바와 같이 셀간 절연을 위한 산화막(25)을 증착한다.
그런 다음, 도2g에 도시된 바와 같이 CMP 또는 에치백 공정을 실시하여 산화막(25)을 분리시킨 후 도2h에 도시된 바와 같이 인산을 이용하여 패드 질화막(22) 제거한다.
이때, 인산 용액에서 산화막(25)과 패드 질화막(22)의 식각 선택비의 차이로 인해 패드 질화막(22)은 모두 제거되고, 산화막(25)는 후속 게이트 산화막 증착전에 제거되는 두께만큼만 남게 된다.
상기한 바와 같이 본 발명은 패드 질화막 및 패드 산화막 식각후 실리콘 기판 트렌치 전에 플루오린 계열의 가스를 이용하여 인위적인 폴리머 스페이서를 형성한 후 트렌치 식각을 실시함으로써 후속 습식 세정 공정시 산화막 손실에 의한 모트 발생을 방지하여 후속 게이트 식각시 잔류물 발생을 억제하여 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.
또한, 모트 발생에 따른 기생 액티브 면적이 없어져 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 증착한 후 STI을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와,상기 포토레지스트 패턴을 마스크로 패드 질화막 및 패드 산화막을 식각하는 단계와,상기 실리콘 기판을 식각해 패드 질화막 측벽에 폴리머 스페이서를 형성하는 단계와,상기 포토레지스트 패턴 및 폴리머 스페이서를 마스크로 실리콘 기판 트렌치 식각을 실시하는 단계와,상기 포토레지스트 패턴 및 폴리머 스페이서를 O2 플라즈마를 이용하여 제거한 후 셀간 절연을 위한 산화막을 증착하는 단계와,상기 산화막을 CMP 또는 에치백 공정을 실시하여 분리시킨 후 인산을 이용하여 패드 질화막 제거하는 단계와,상기 패드 질화막이 제거된 결과물 상에 이온 주입과 세정공정을 진행하여 패드 산화막을 제거하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서, 상기 패드 질화막 및 패드 산화막을 식각하는 공정은 플루오린계 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 소자 분리막형성 방법.
- 제 1항에 있어서, 상기 실리콘 기판을 식각하여 폴리머 스페이서를 형성하는 단계는 CxFy, x=1~5, y=2~8을 이용하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서, 상기 폴리머 스페이서 제거시 O2, N2또는 황산 용액 중 하나를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 실리콘 기판 상부에 패드 산화막으로 SiOxNy를 증착한 후 SiOxNy 상부에 패드 질화막을 증착하고 STI을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와,상기 포토레지스트 패턴을 마스크로 패드 질화막 및 SiOxNy를 식각하는 단계와,상기 실리콘 기판을 식각해 패드 질화막 측벽에 폴리머 스페이서를 형성하는 단계와,상기 포토레지스트 패턴 및 폴리머 스페이서를 마스크로 실리콘 기판 트렌치 식각을 실시하는 단계와,상기 포토레지스트 패턴 및 폴리머 스페이서를 O2 플라즈마를 이용하여 제거한 후 셀간 절연을 위한 산화막을 증착하는 단계와,상기 산화막을 CMP 또는 에치백 공정을 실시하여 분리시킨 후 인산을 이용하여 패드 질화막 제거하는 단계와,상기 패드 질화막이 제거된 결과물 상에 이온 주입과 세정공정을 진행하여 패드 산화막을 제거하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 5항에 있어서, 상기 패드 질화막 및 SiOxNy을 식각하는 공정은 Br계 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972693B1 (ko) * | 2003-06-25 | 2010-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR101026474B1 (ko) * | 2003-12-10 | 2011-04-01 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성방법 |
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