KR20050000056A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 게이트 산화막을 포함한 게이트 전극과 패드 질화막을 형성 하는 단계와, 상기 패드 질화막과 게이트 전극을 패터닝하여 기판 필드를 노출 시키는 단계와, 상기 패터닝된 패드질화막 및 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 기판 결과물을 저온 산화시켜 트렌치 및 게이트 전극 표면에 박막의 산화막을 형성하는 단계와, 상기 트렌치가 완전 매립되도록 결과물상에 HDP-산화막을 증착하는 단계와, 상기 패드 질화막이 노출될 때까지 매립 산화막을 CMP하는 단계, 및 상기 패드 질화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 스페이서 형성 및 제거를 통해 트렌치 탑 부분이 노출되도록 함으로써 트렌치 탑 가장자리가 액티브로 작용하지 않아 트렌치 탑 가장자리에 전계 몰림 현상의 영향을 받지 않음으로 안정적인 전기적 특성의 확보가 가능하다. 또한, 저온 산화로도 상기 트렌치 탑 부분의 모양이 라운드지게 할 수 있으며, 특히, 저온 산화를 수행함에 따라 트랜치 바텀 모양의 불량도 방지할 수 있어 소자의 안정적인 전기적 특성을 확보 할 수 있다.

Description

반도체 소자의 소자분리막 형성 방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 트렌치 탑 부분의 전계 몰림 현상에 의한 소자 특성 저하 및 불량 발생을 방지하기 위한 소자 분리막 형성 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 액티브 영역의 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.
이에 따라, 현재 대부분의 반도체 소자는 상기 소자분리막을 액티브 영역의 면적을 줄임이 없이 작은 폭으로의 형성이 가능한 STI 공정을 이용해서 형성하고 있다.
그런데, 주지된 바와 같이, 상기 STI 공정을 적용하여 소자분리막을 형성할 경우, 소자분리막과 기판 액티브 영역간에 단차가 발생하게 되며, 특히, 소자분리막의 상단 가장자리에서 모트(Moat)가 발생하게 되는 바, 소자 특성 및 수율 저하가 초래된다.
따라서, 전형적인 STI공정에서 발생 되는 문제를 해결하기 위해서 게이트 전극 형성 후에 자기 정렬적으로 소자분리막을 형성하는 SA(Self-Aligned)-STI공정이 제안되었다. 이러한 SA-STI공정에 따르면, 모트 발생을 방지할 수 있으며, 그래서, 모트에 기인하는 소자 특성 저하 및 결함 발생 또한 방지할 수 있다.
이하에서는 SA-STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 웰 이온주입 및 문턱전압 조절 이온주입이 수행된 실리콘 기판 상에 공지의 공정에 따라 산화막을 포함한 게이트 전극을 형성한다. 그런다음 상기 게이트 전극을 패터닝하여 기판 필드 영역을 노출시킨 후, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성한다.
다음으로, 상기 기판 결과물에 대한 고온 건식 산화를 수행하여 트렌치의 측벽에 박막의 산화막을 형성한다. 그런다음, 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착한 후, 상기 게이트 전극이 노출되도록 HDP-산화막과 패드 질화막을 CMP하고, 이 결과로서, 트렌치형의 소자분리막을 형성한다.
그러나, 전술한 바와 같은 SA-STI 공정을 적용한 종래의 기술에 따른 소자분리막 형성방법은 기존의 STI 구조에 비해 우수한 전기적 특성을 나태낼수 있지만,트랜치 탑 부분의 모양에 따른 영향이 있으므로, 상기 트렌치 탑 부분의 라운딩(rounding)을 실현해야만 한다.
이를 위해, 종래에는 트렌치 형성후 고온 건식 산화를 수행하여, 트랜치 탑 부분의 모양이 라운드지게 하고 있다.
그러나, 전술한 바와 같이 고온 건식 산화를 수행할 경우에는 트렌치 측벽과 바텀의 모양이 불량해져서 후속 열공정에서 발생하는 스트레스에 취약해지는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제를 해결하기 위해 안출된 것으로서, 트렌치 탑 가장자리에서의 전계몰림 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 트렌치 탑 부분의 모양이 라운드지게 하면서도 트렌치 바텀모양이 불량해지는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공함에 그 다른 목적이 있다.
도 1a내지 도 1f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11: 반도체 기판 12: 게이트 산화막
13: 게이트 전극 14: 게이트 금속막
15: 패드질화막 16: 스페이서
17: 트렌치 18: 선형산화막
19: 매립산화막 20: 소자분리막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 게이트 산화막을 포함한 게이트 전극과 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막과 게이트 전극을 패터닝하여 기판 필드영역을 노출시키는 단계; 상기 패터닝된 패드질화막 및 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 기판 결과물을 저온 산화시켜 트렌치 및 게이트 전극 표면에 박막의 산화막을 형성하는 단계; 상기 트렌치가 완전 매립되도록 결과물 상에 HDP-산화막을 증착하는 단계; 상기 패드 질화막이 노출될 때까지 매립 산화막을 CMP하는 단계; 및 상기 패드 질화막 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 패드 질화막과 게이트 전극의 패터닝은, 상기 게이트 산화막이 일부 두께가 식각 되도록 또는 완전 식각 되도록 수행한다.
또한, 상기 기판 결과물에 대한 저온 산화는 저온 건식 또는 저온 습식 산화로 수행한다. 그리고, 상기 스페이서는 LPCVD 공정에 의한 산화막으로 형성한다.
본 발명에 따르면, 스페이서 형성 및 이의 제거를 통해 트렌치 탑 부분이 노출되도록 함으로써, 트렌치 탑의 가장자리가 액티브 영역에 포함되지 않아 기존의 방식에 의해 문제가 되었던 전계 몰림현상을 방지할 수 있다. 이로 인해, 트렌치사이드 월 산화 공정을 저온으로 실시가 가능하여 상기 트렌치 탑 부분의 모양이 라운드지게 할 수 있으며, 특히, 저온 산화를 수행함에 따라 트랜치 바텀 모양의 불량도 방지할 수 있어 소자의 안정적인 전기적 특성을 확보 할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a내지 도 1f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 이온 주입을 위한 산화막(도시안됨)을 형성한 후, 웰(well) 형성을 위한 이온주입을 한다. 그런다음, 상기의 산화막을 제거하고 반도체 기판(11)상에 게이트 산화막(12)을 포함한 게이트 전극(13)과 패드 질화막(15)을 차례로 형성한다.
도 1b를 참조하면, 상기 패드 질화막(15)과 게이트 전극(13)을 패터닝하여 기판 필드영역을 노출시킨다. 이때, 상기 게이트 전극(13) 식각시 게이트 산화막(12)은 일부 두께가 식각되도록 또는 완전 식각되도록 수행한다.
도 1c를 참조하면, 상기 패터닝된 패드질화막(15) 및 게이트 전극(13)의 양측벽에 스페이서용 산화막(도시안됨)을 형성한 후, 이를 식각하여 스페이서(16)를 형성한다. 이 때, 상기 스페이서용 산화막은 저압 화학 기상 증착(LPCVD) 방식으로 형성한다.
도 1d를 참조하면, 상기 노출된 기판 영역을 식각하여 트렌치(17)를 형성한다. 그런다음, 기판 결과물에 대한 세정 공정을 행하여, 스페이서를 제거한 후, 저온 건식 산화 또는 저온 습식 산화를 행하여, 트렌치 표면 및 상기 스페이서가 제거되어 노출된 게이트 전극의 측벽에 선형 산화막(18)을 형성한다.
여기서, 본 발명은 스페이서 형성 및 제거를 통해 트렌치 탑 부분이 노출되도록 함으로써, 트렌치 탑의 가장자리가 액티브 영역에 포함되지 않아 기존의 방식에 의해 문제가 되었던 전계 몰림 현상을 방지할 수 있다. 이에 따라, 트렌치 사이드 월의 산화를 저온으로 수행할 수 있으므로, 저온 산화로 상기 트렌치 탑 부분의 모양이 라운드지게 할 수 있다.
따라서, 종래에는 트랜치 탑 부분의 라운딩을 위해 고온 산화를 수행하므로 트랜치 바텀 모양이 불량해져서 결함이 유발되지만, 본 발명에서는 저온 산화로 트렌치 탑부분의 라운딩을 행하므로 상기 트렌치 바텀 모양 및 이에 따른 결함을 발생을 방지할 수 있다.
도 1e를 참조하면, 상기 트렌치(17)가 완전 매립되도록 기판 결과물 상에 두껍게 매립 산화막(19)을 증착한다.
도 1f를 참조하면, 상기 패드 질화막이 노출될 때까지 매립 산화막을 CMP한다. 그런다음, 패드 질화막을 습식 식각으로 제거하고, 이를 통해, 본 발명에 따른 트렌치형의 소자분리막(20)을 형성한다.
이상에서와 같이, 본 발명은 스페이서 형성 및 제거를 통해 트렌치 탑 부분이 노출되도록 함으로써 저온 산화로도 상기 트렌치 탑 부분의 모양이 라운드지게할 수 있으며, 따라서, 저온 산화를 수행함에 따라 트렌치 바텀 모양의 불량도 방지할 수 있어 소자의 안정적인 전기적 특성을 확보 할 수 있다.
결국, 본 발명은 소자분리막 자체의 신뢰성을 확보할 수 있음은 물론 SA-STI 공정의 신뢰성도 확보할 수 있고, 나아가, 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 반도체 기판 상에 게이트 산화막을 포함한 게이트 전극과 패드 질화막을 차례로 형성 하는 단계;
    상기 패드 질화막과 게이트 전극을 패터닝하여 기판 필드영역을 노출시키는 단계;
    상기 패터닝된 패드질화막 및 게이트 전극의 양측벽에 스페이서를 형성하는 단계;
    상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 기판 결과물을 저온 산화시켜 트렌치 및 게이트 전극 표면에 박막의 산화막을 형성하는 단계;
    상기 트렌치가 완전 매립되도록 결과물 상에 HDP-산화막을 증착하는 단계;
    상기 패드 질화막이 노출될 때까지 매립 산화막을 CMP하는 단계; 및
    상기 패드 질화막 제거하는 단계를 포함하는 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 패드 질화막과 게이트 전극의 패터닝은, 상기 게이트 산화막의 일부 두께가 식각되도록, 또는, 완전 식각되도록 수행하는 것을 특징으로 하는 소자분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 스페이서는 LPCVD 공정에 의한 산화막으로 이루어진 것을 특징으로 하는 소자분리막 형성 방법.
  4. 제 1 항에 있어서, 상기 기판 결과물에 대한 산화는 저온 건식 또는 저온 습식 산화로 수행하는 것을 특징으로 하는 소자 분리막 형성방법.
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