KR20010011642A - 반도체장치의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 소자분리막의 에지 부분이 과도식각되는 모트 현상을 방지할 수 는 STI형 소자분리막 형성방법에 관한 것으로서, 특히 이 방법은 순차적으로 적층된 하드마스크용 절연막, 질화박막, 도프트 폴리실리콘막 및 패드 산화막을 패터닝해서 이후 소자분리 영역이 될 기판 부위를 개방하고, 폴리실리콘막의 측면에 희생 산화막을 형성하고, 하드마스크 산화막과 희생 산화막을 마스크로 삼아 기판내에 소정 깊이의 트렌치를 형성한다. 그리고, 희생 산화막과 패드 산화막의 측면 부위를 제거하여 트렌치 상부 모서리를 라운딩하게 한 후에 폴리실리콘막과 트렌치 내측에 측벽 산화막을 형성하고, 트렌치 내부에 갭필 산화막을 채워넣고 질화막 상부면이 드러날때까지 이를 연마하고 질화박막 및 폴리실리콘막을 제거하여 기판에 소자분리막을 형성한다. 이에 따라, 본 발명은 소자분리막의 에지 부분이 과도 식각되는 것을 방지하여 반도체소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체장치의 소자분리막 형성방법{Method of forming isolation layer in semiconductor device}

본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히 트렌치 구조의 소자분리막의 에지 부분에 발생하는 모트(moat)현상을 제거할 수 있는 반도체장치의 소자분리막 형성방법에 관한 것이다.

최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.

종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 따라서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.

이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.

더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 이 STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.

그런데, STI 공정은 접합 누설 전류 특성이 양호해지도록 트렌치 내부면에 존재하는 식각 손상을 제거해야만 한다. 이에, 트렌치 식각 후에 고온 열처리 및 희생산화막 처리 공정으로 식각 손상을 제거하며 부가적으로 식각된 트렌치 프로파일을 완만하게 형성시켜 모서리 부분에 집중될 수 있는 스트레스의 집중을 방지한다.

도 1a 및 도 1b는 종래 기술에 의한 반도체장치의 STI형 소자분리막 제조 공정을 설명하기 위한 단면도이다.

이를 참조하면, 종래 STI형 소자 분리 방법은 우선, 도 1a에 도시된 바와 같이 반도체기판으로서 실리콘 기판(10)에 패드 산화막(12)을 150Å, 그 위에 질화막(14)을 1500Å 정도 적층한 후에 소자 분리 영역을 확보하기 위한 마스크 및 식각 공정을 실시하여 질화막(14) 및 패드 산화막(12)을 패터닝한다. 그 다음, 패터닝된 질화막(14) 및 패드산화막(12)을 마스크로 삼아 개방된 기판(10) 표면에 소정 깊이의 트렌치를 형성한다. 이어서, 트렌치 식각시 발생하는 기판 손상을 줄이기 위해 트렌치내에 희생 산화막을 1500Å 정도 형성하고, 다시 이를 제거한다. 다시 트렌치 내부에 측벽 산화막(16)을 형성하고 고밀도 플라즈마(high density plasma) 방식을 이용하여 트렌치 내부를 충분히 매립할 정도의 두께로 갭필 산화막(18)을 증착한다. 그리고, 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 함) 공정을 실시하여 트렌치 영역의 갭필 산화막(18)을 질화막(14) 표면까지 연마한다.

그 다음, 도 1b에 도시된 바와 같이, 인산 용액을 이용하여 질화막(14)을 제거하고, STI형 소자분리막(ISO)을 완성한다.

이러한 종래 STI형 소자분리막(ISO)은 이후 기판 표면의 자연산화막 및 파티클을 제거하기 위해 실시되는 습식 및 건식 식각 공정에 의해 소자 활성 영역과 분리 영역의 경계인 트렌치 상부 모서리 부분에서 산화막이 과도하게 식각되어 소자분리막 에지 부분이 기판 아래로 꺼지는 모트 부분(도면부호 m)이 발생하게 된다.

그러므로, 기판의 활성 영역과 소자 분리막의 경계면에 생성된 모트는 이후 반전 쇼트채널 효과, 게이트산화막 열화, 험프 현상(전압 대 전류사이의 급격한 변화)을 야기시켜 소자의 특성을 저하시키는 문제점이 있었다.

본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 패드 산화막과 질화막 사이에 도프트 폴리실리콘막을 추가 하여 트렌치 모서리 부분인 도프트 폴리실리콘막 측면에 산화막을 형성함으로써 이후 소자분리막 형성후 실시되는 식각 공정시 소자분리막 에지 부분에 추가 형성된 측벽 산화막이 제거되어 소자분리막의 모트 현상을 방지할 수 있는 반도체장치의 소자분리막 형성방법을 제공하는데 있다.

도 1a 및 도 1b는 종래 기술에 의한 반도체장치의 STI형 소자분리막 제조 공정을 설명하기 위한 단면도,

도 2a 내지 도 2j는 본 발명에 따른 반도체장치의 STI형 소자분리막 형성방법을 설명하기 위한 공정 순서도.

*도면의 주요 부분에 대한 부호의 설명*

100: 실리콘 기판 102: 패드 산화막

104: 도프트 폴리실리콘막 106: 질화막

108: 하드마스크 산화막 110: 포토레지스트 패턴

114a, 114b: 산화막 116: 트렌치

118a, 118b: 측벽 산화막 120: 갭필 산화막

ISO: 소자분리막

상기 목적을 달성하기 위하여 본 발명은 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판에 순차적으로 패드 산화막과 도프트 폴리실리콘막과, 질화박막과 하드마스크 산화막을 순차적으로 적층한 후에 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 적층된 하드마스크용 절연막부터 패드 산화막까지 식각해서 이후 소자분리 영역이 될 기판 부위를 개방하는 단계와, 산화 공정을 진행하여 폴리실리콘막 측면에 희생 산화막을 형성하는 단계와, 하드마스크 산화막과 폴리실리콘막의 측벽 부위의 희생 산화막을 마스크로 삼아 기판내에 소정 깊이의 트렌치를 형성하는 단계와, 트렌치가 형성된 결과물에 세정 공정을 실시하여 도프트 폴리실리콘막의 희생 산화막과 패드 산화막의 측면 부위를 제거하여 트렌치 상부 모서리를 라운딩하게 하는 단계와, 산화 공정을 실시하여 질화막 하부의 폴리실리콘막과 트렌치 내측에 측벽 산화막을 형성하는 단계와, 트렌치 내부에 갭필 산화막을 채워넣고 질화막 상부면이 드러날때까지 이를 연마하고 질화박막 및 폴리실리콘막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 2a 내지 도 2j는 본 발명에 따른 반도체장치의 STI형 소자분리막 형성방법을 설명하기 위한 공정 순서도로서, 이를 참조하면, 본 발명의 STI형 소자분리막 제조 공정은 다음과 같다.

우선, 도 2a에 도시된 바와 같이, 반도체기판인 실리콘기판(100)에 50∼100Å정도의 패드 산화막(102)을 증착하고 그 위에 도프트 폴리실리콘막(104)과, 질화박막(106)과 하드마스크 산화막(108)을 순차적으로 적층한다. 그 다음, 소자분리마스크를 이용한 사진 공정을 진행하여 상기 하드마스크 산화막(108) 상부에 포토레지스트 패턴(110)을 형성한다.

이어서, 도 2b에 도시된 바와 같이, 상기 포토레지스트 패턴(110)을 식각 마스크로 삼아 건식 식각 공정을 진행하여 하드마스크 산화막(108)부터 패드 산화막(102)까지 식각해서 이후 소자분리 영역이 될 기판 표면(112)을 개방한다.

그리고, 도 2c에 도시된 바와 같이, 산화 공정을 실시하여 폴리실리콘막(104) 측면에 희생 산화막(114a)를 형성한다. 이때, 산화 공정에 의해 포토레지스트 패턴(110)을 통해 노출된 기판(100)에도 산화막(114b)이 형성된다. 여기서, 도프트 폴리실리콘막(104)의 산화는 대개 실리콘이 산화되는 정도에 비해 보통 3배정도 두껍게 산화되고, 도펀트 양과 이온 형태에 따라 산화 정도의 차이가 있기 때문에 이를 조정하여 희생 산화막(114a)의 두께를 결정한다.

또한, 도프트 폴리실리콘막(104)의 측벽에 있는 희생 산화막(114a)은 하드마스크 산화막(108)과 질화막(106) 패턴끝보다 밖으로 돌출된 상태를 갖는데, 전체 두께의 절반 정도가 밖으로 돌출되어 그만큼 소자분리 영역의 공간을 감소시켜 이후 트렌치된 부분을 산화시킴으로써 축소된 소자의 활성 영역을 미리 보상하는 역할을 한다.

이어서, 도 2d에 도시된 바와 같이, 상기 포토레지스트 패턴(110)을 제거하고, 하드마스크 산화막(108)과 희생 산화막(114a)을 마스크로 삼아 건식 식각 공정을 진행하여 기판의 산화막(114b)을 제거한다. 기판의 산화막 식각 공정에 의해서 희생 산화막(114a')과 하드마스크 산화막(108')도 소정 부분 식각된다.

이어서, 도 2e에 도시된 바와 같이, 남아 있는 희생 산화막(114a')과 하드마스크 산화막(108')을 식각 마스크로 삼아 기판을 다시 건식식각하여 기판 내에 소정 깊이의 트렌치(116)를 형성한다. 이때, 식각 공정은 산화막과 실리콘의 식각 선택비를 이용한다. 상기 트렌치(116)를 위한 식각 공정시 하드마스크 산화막(108')은 거의 제거된다.

그 다음, 트렌치가 형성된 결과물에 세정 공정을 실시하여 희생 산화막과 패드 산화막의 측면 부위(a)를 제거하여 트렌치 상부 모서리를 라운딩하게 한다. 여기서, 세정 공정은 HF 용액, NH₄+HF 내지 HF+H₂O을 사용한 습식 세정 공정을 이용한다. 이때, 패드 산화막(102)의 측면 부위의 제거량을 도프트 폴리실리콘막(104)의 끝단과 일치하거나 이보다 더 안쪽으로 들어갈 수 있다. 이와 같이 패드 산화막(102)의 측면을 제거하는 이유는 트렌치 상부 모서리를 라운딩하게 만들어주어 이후 산화공정시 발생하는 기판의 스트레스를 제거하기 위함이다.

그 다음, 도 2g 및 도 2h에 도시된 바와 같이, 상기 결과물에 산화 공정을 실시하여 질화막(106) 하부의 폴리실리콘막(104)과 트렌치(116) 내측에 측벽 산화막(118a,118b)을 형성한다. 그리고, 고밀도 플라즈마 방식을 이용하여 트렌치 내부에 갭필 산화막(120)을 채워넣고 질화막(106) 상부면이 드러날때까지 CMP공정으로 이를 연마한다.

계속해서, 도 2i에 도시된 바와 같이, 질화막과 산화막의 식각 선택비가 우수한 인산 용액을 이용하여 질화막(106)을 선택적으로 제거한다. 그리고, 폴리실리콘과 산화막의 식각 선택비를 조정한 건식식각 공정으로 폴리실리콘막(104)을 제거하여 본 발명에 따른 STI형 소자분리막(ISO)을 형성한다.

그러면, 본 발명은 도 2j에 도시된 바와 같이, 기판의 자연산화막 및 파티클을 제거하기 위한 습식 식각 공정을 진행할 경우 소자분리막(ISO)인 갭필 산화막(120) 측면의 산화막(118a)만이 제거되기 때문에 상기 산화막(118a)에 의해 소자분리막의 에지부분의 기판이 과도 식각되는 것을 방지한다.

상술한 바와 같이, 본 발명은 패드 산화막과 질화막 사이에 도프트 폴리실리콘막을 추가하여 트렌치 모서리 부분인 도프트 폴리실리콘막 측면에 측벽 산화막을 형성함으로써 이후 소자분리막 형성후 실시되는 식각 공정시 소자분리막 에지 부분에 추가 형성된 산화막만을 식각해서 소자분리막의 에지 부분이 과도 식각되는 것을 방지한다. 이로 인해, 소자분리막 에지 부분에 발생하는 모트 현상을 방지할 수 있어 반도체소자의 전기적 특성을 향상시킬 수 있다.

Claims (4)

1. 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서,

   반도체기판에 순차적으로 패드 산화막과 도프트 폴리실리콘막과, 질화박막과 하드마스크 산화막을 순차적으로 적층한 후에 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 적층된 하드마스크용 절연막부터 패드 산화막까지 식각해서 이후 소자분리 영역이 될 기판 부위를 개방하는 단계;

   산화 공정을 진행하여 상기 폴리실리콘막 측면에 희생 산화막을 형성하는 단계;

   상기 하드마스크 산화막과 폴리실리콘막의 측벽 부위의 희생 산화막을 마스크로 삼아 기판내에 소정 깊이의 트렌치를 형성하는 단계;

   상기 트렌치가 형성된 결과물에 세정 공정을 실시하여 도프트 폴리실리콘막의 희생 산화막과 패드 산화막의 측면 부위를 제거하여 트렌치 상부 모서리를 라운딩하게 하는 단계;

   산화 공정을 실시하여 상기 질화막 하부의 폴리실리콘막과 트렌치 내측에 측벽 산화막을 형성하는 단계;

   상기 트렌치 내부에 갭필 산화막을 채워넣고 질화막 상부면이 드러날때까지 이를 연마하고 질화박막 및 폴리실리콘막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
2. 제 1항에 있어서, 상기 도프트 폴리실리콘막의 희생 산화막과 패드 산화막의 측면 부위를 제거하는 공정은, HF 용액을 이용한 습식 세정 공정인 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
3. 제 1항에 있어서, 상기 폴리실리콘막의 제거는 건식 식각 공정을 이용하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
4. 제 1항에 있어서, 상기 소자분리막을 형성한 이후에 기판의 갭필 산화막 측면의 산화막을 건식 내지 습식 식각 공정을 이용하여 제거하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.