KR19990061066A - 반도체소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 소자분리막을 형성하고, 게이트 절연막을 형성하기 전에 CVD 산화막을 형성한 다음, 건식식각하여 소자분리막 양쪽 가장자리의 모우트 영역을 제거함으로써 소자분리막과 반도체기판의 활성영역의 경계면에서의 단차를 제거하여 일정 영역에서 강한 전기장에 의해 험프 현상이 발생하는 것을 억제하고, 후속공정을 용이하게 할 수 있게 하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 소자분리막 형성방법

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 트렌치를 사용하는 소자분리막 형성공정시 상기 트렌치의 양쪽 가장자리부분이 함몰되는 모우트(moat) 영역에 산화막을 형성하여 트렌지스터의 문턱전압 이전영역에서의 더블 험프(double hump)현상을 제거함으로써 소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.

일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.

그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.

또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.

이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.

도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 나타내는 단면도이다.

먼저, 반도체기판(11) 상부에 패드절연막(13) 및 제1절연막(15)을 순차적으로 형성하고, 그 상부에 소자분리 영역으로 예정된 부분을 노출시키는 감광막 패턴(17)을 형성한다.

다음, 상기 감광막 패턴(17)을 식각마스크로 사용하여 상기 제1절연막(15), 패드절연막(13) 및 소정 두께의 반도체기판(11)을 제거하여 트렌치를 형성한다. (도 1a참조)

그 다음, 상기 감광막 패턴(17)을 제거하고, 상기 트렌치의 표면을 열산화시켜 제2절연막을 성장시킨 후 습식식각을 통해 상기 제2절연막을 제거함으로써 상기 트렌치 형성공정시 발생된 상기 트렌치 표면의 결함을 제거한다.

그 후, 제2차 열산화공정으로 상기 트렌치의 표면에 제3절연막(19)을 형성한다. (도 1b참조)

다음, 상기 구조 상부에 제4절연막(21)을 형성한다. 상기 제4절연막(21)는 오존-테오스(O₃-tetra ethyl ortho silicate glass, 이하 O₃-TEOS 라 함) 또는 고밀도플라즈마화학기상증착(high density plasma chemical vapor deposition, 이하 HDP CVD 라 함) 산화막 등으로 증착한다.

그리고, 후속 열처리공정을 실시하여 상기 제4절연막(21)을 치밀화(densification)시킨 다음, 화학적기계적연마(chemical mechanical polishing, 이하 CMP 라함)공정으로 상기 제1절연막(15)이 소정 두께 남을 때까지 상기 제4절연막(21)을 제거하여 평탄화시킨다. 이때, 상기 제1절연막(15)과 제4절연막(21)의 식각선택비 차이에 의하여 상기 제4절연막(21)이 손실되고, 반도체기판(11)의 활성영역과 소자분리 영역간의 단차를 제거하기 위하여 소자분리 영역의 제4절연막(21)을 습식식각하는 공정에 의해 반도체기판(11)이 손실되어 ⓐ 부분과 같이 모우트(moat)가 발생한다.

그 후, 상기 제1절연막(15)의 제거공정에 의해 상기 모우트는 더욱 크게 형성된다. (도 1c참조)

다음, 전공정에 의해 발생한 결점을 제거하고, 후속 공정으로 형성되는 게이트 절연막의 질을 향상시키기 위하여 희생산화 및 세정공정을 실시한다.

그 다음, 게이트 절연막(23)을 형성한 후, 워드라인(25)을 형성한다. (도 1d참조)

상기와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 트렌치를 매립하는 소자분리막 상부의 양쪽 가장자리 부분에 모우트가 발생하여 게이트 절연막 형성공정시 상기 모우트 부분에서는 게이트 절연막이 얇게 형성되어 워드라인 형성후 전기장이 크게 걸리게 되어 트렌지스터가 문턱전압(threshold voltage) 이전에 턴온(turn on)되어 트랜지스터의 I-V 특성곡선에서 ⓑ 부분과 같이 험프(hump)현상을 유발시켜 트렌지스터의 스윙(swing)특성 및 게이트 절연막의 특성을 저하시켜 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다. (도 1e참조)

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자분리막을 형성하고, 게이트 절연막을 형성하기전에 CVD 산화막을 형성한 다음, 식각하여 소자분리막 양쪽 가장자리의 모우트 영역을 제거함으로써 일정 영역에서 강한 전기장에 의해 험프 현상이 발생하는 것을 억제하여 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

도 1e 는 종래기술에 따른 반도체소자의 소자분리막 형성방법에 따른 트렌지스터의 I-V 특성곡선.

도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

◈ 도면의 주요부분에 대한 부호의 설명

11, 12 : 반도체기판 13, 14 : 패드절연막

15, 16 : 제1절연막 17, 18 : 감광막 패턴

19, 20 : 제3절연막 21, 22 : 제4절연막

23, 26 : 게이트 절연막 24 : 제5절연막

25, 28 : 워드라인

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성방법은,

소자분리 영역으로 예정되어 있는 반도체기판을 노출시키는 제1절연막 패턴을 형성하는 공정과,

상기 제1절연막 패턴을 식각마스크로 사용하여 반도체기판을 식각하여 트렌치를 형성하는 공정과,

상기 트렌치 표면에 제2절연막을 형성하는 공정과,

상기 구조 상부에 제3절연막을 형성하는 공정과,

상기 제3절연막은 CMP 공정으로 소정 두께의 제1절연막 패턴이 남을 때까지 연마하여 제거하는 공정과,

상기 소정 두께로 남은 제1절연막 패턴을 습식식각방법으로 제거하는 공정과,

상기 구조 상부에 제4절연막을 형성하는 공정과,

상기 제4절연막을 식각하여 상기 트렌치를 매립하는 제3절연막 양쪽 가장자리의 모우트를 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성공정을 도시한 단면도이다.

먼저, 반도체기판(12) 상부에 패드절연막(14), 제1절연막(16)을 순차적으로 형성한다. 상기 패드절연막(14)은 산화막이고, 제1절연막(16)은 질화막이다.

다음, 상기 제1절연막(16) 상부에 소자분리 영역으로 예정된 부분을 노출시키는 감광막 패턴(18)을 형성하고, 그를 식각마스크로 사용하여 제1절연막(16)과 패드절연막(14) 을 패터닝한다. (도 2a참조)

그리고, 상기 감광막 패턴(18)을 제거한 후, 세정공정을 실시한다. 상기 세정공정시 반도체기판(12)과 패드절연막(14)의 일부가 손실된다.

그 다음, 제1절연막(16) 패턴을 식각마스크로 사용하여 상기 노출된 반도체기판(12)을 소정 두께 식각하여 트렌치를 형성한다.

다음, 상기 트렌치 표면을 열산화하여 희생산화막인 제2절연막(도시안됨)을 형성하였다가 제거하고, 다시 상기 트렌치 표면에 제3절연막(20)을 형성한다.

다음, 상기 구조 전표면에 HDP-CVD 방법으로 제4절연막(22)을 형성한 다음, 치밀화시킨다. 상기 제4절연막(22)은 O₃-TEOS 산화막으로 형성할 수도 있다. (도 2c참조)

그 후, 상기 제4절연막(22)을 CMP 공정으로 소정 두께의 제1절연막(16) 패턴이 남을 때까지 연마하여 평탄화시킨다. 이때, 식각선택비 차이에 의해서 상기 제4절연막(22)이 손실되고, 후속공정으로 반도체기판의 활성영역과의 단차를 줄이기 위한 습식식각공정시에도 상기 제4절연막(22)이 손실되어 상기 제4절연막(22) 상부의 양쪽 가장자리에 모우트가 발생한다.

다음, 세정공정을 실시하고, 상기 제1절연막(16) 패턴을 제거하되 과도식각을 실시하여 상기 제1절연막(16)을 완전히 제거한다. 이때, 상기 모우트 부분은 더 커지게 된다.

그 다음, 상기 구조 상부에 제5절연막(24)인 CVD 산화막을 500 ∼ 1000Å 두께 형성한다.

그리고, 상기 제5절연막(24)을 건식 또는 습식식각방법으로 상기 반도체기판(12)이 노출될 때가지 제거하여 상기 모우트를 제거한다.

다음, 상기 구조 상부에 게이트 절연막(26)을 형성한 다음, 워드라인(28)을 형성한다. (도 2d참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 소자분리막을 형성하고, 게이트 절연막을 형성하기 전에 CVD 산화막을 형성한 다음, 건식식각하여 소자분리막 양쪽 가장자리의 모우트 영역을 제거함으로써 소자분리막과 반도체기판의 활성영역의 경계면에서의 단차를 제거하여 일정 영역에서 강한 전기장에 의해 험프 현상이 발생하는 것을 억제하고, 후속공정을 용이하게 할 수 있게 하여 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (6)

1. 소자분리 영역으로 예정되어 있는 반도체기판을 노출시키는 제1절연막 패턴을 형성하는 공정과,

   상기 제1절연막 패턴을 식각마스크로 사용하여 반도체기판을 식각하여 트렌치를 형성하는 공정과,

   상기 트렌치 표면에 제2절연막을 형성하는 공정과,

   상기 구조 상부에 제3절연막을 형성하는 공정과,

   상기 제3절연막은 CMP 공정으로 소정 두께의 제1절연막 패턴이 남을 때까지 연마하여 제거하는 공정과,

   상기 소정 두께로 남은 제1절연막 패턴을 습식식각방법으로 제거하는 공정과,

   상기 구조 상부에 제4절연막을 형성하는 공정과,

   상기 제4절연막을 식각하여 상기 트렌치를 매립하는 제3절연막 양쪽 가장자리의 모우트를 제거하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
2. 제 1 항에 있어서,

   상기 제1절연막은 패드산화막과 질화막의 적층구조로 형성되어 있는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
3. 제 1 항에 있어서,

   상기 제2절연막은 전공정의 결함을 제거하기 위해 희생산화공정을 실시한 다음 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
4. 제 1 항에 있어서,

   상기 제3절연막은 HDP-CVD 산화막이나 O₃-TEOS로 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
5. 제 1 항에 있어서,

   상기 제3절연막을 CMP 공정으로 제거한 다음, 습식 또는 건식식각방법으로 소정 두께 제거하여 단차를 줄이는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
6. 제 1 항에 있어서,

   상기 제4절연막은 CVD 산화막으로 500 ∼ 1000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.