KR100403316B1 - 반도체소자의 소자분리절연막 형성방법 - Google Patents

반도체소자의 소자분리절연막 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판에 트렌치를 형성하고, 상기 트렌치 하부의 일부에 선택적 에피택셜 성장(selective epitaxial growth, 이하 SEG 라 함) 실리콘층을 형성하고, 열산화공정을 실시하여 상기 SEG 실리콘층의 표면에 소정 두께의 열산화막을 형성한 다음, 소자분리절연막을 형성함으로써 상기 SEG 실리콘층의 모서리를 완만한 곡률을 갖도록 형성할 수 있으므로 스트레스가 집중되는 것을 방지하여 디펙트(defect)의 생성을 억제하고, 전기장의 집중을 완화시켜 활성영역에 형성되는 소자에 전기장이 집중되는 것을 방지할 수 있으며, 상기 열산화막에 의해 불필요한 트랩 밀도(trap density)를 감소시키는 동시에 외부로부터의 불순물이 반도체기판으로 확산되는 것을 차단시키고, 누설전류 특성을 향상시켜 리프레쉬 타임(refresh time)을 증가시키는 기술이다.

Description

반도체소자의 소자분리절연막 형성방법{Forming method for field oxide of semiconductor device}
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 보다 상세하게 트렌치를 이용한 소자분리공정에서 상기 트렌치의 일부를 선택적 에피택셜 성장(selective epitaxial growth, 이하 SEG 라 함) 실리콘층으로 매립하고, 상기 SEG 실리콘층 표면을 소정 두께 산화시켜 후속공정으로 형성되는 소자분리절연막과 트렌치 측벽의 산화막 스페이서 간의 계면 특성을 향상시키는 반도체소자의 소자분리절연막 형성방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
그리고, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(도시안됨)과 질화막(도시안됨)을 형성한다.
다음, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴(14)을 형성한다.
그 다음, 상기 감광막패턴(14)을 식각마스크로 상기 질화막과 패드산화막 및 소정 두께의 반도체기판(11)을 식각하여 질화막패턴(13)과 패드산화막패턴(12)을 형성하는 동시에 트렌치(15)를 형성한다. (도 1a 참조)
다음, 상기 감광막패턴(14)을 제거한다.
그 다음, 상기 구조를 열산화시켜 상기 트렌치(15)의 표면에 열산화막(16)을 형성한다. 이때, 상기 열산화공정은 상기 트렌치(15)를 형성하기 위한 식각공정 시 트렌치(15) 표면에 발생된 결함(damage)을 제거하기 위해 실시된다. (도 1b 참조)
다음, 전체표면 상부에 소정 두께의 산화막(도시안됨)을 형성하고, 상기 산화막을 전면식각하여 상기 트렌치(15), 패드산화막패턴(12) 및 질화막패턴(13)의 측벽에 산화막 스페이서(17)를 형성하되, 상기 트렌치(15) 하부에 형성된 열산화막(16)도 제거하여 상기 트렌치(15) 저부를 노출시킨다. 이때, 상기 전면식각공정은 건식식각방법으로 실시된다. (도 1c 참조)
그 다음, 상기 트렌치(15)의 하부 일부에 SEG 실리콘층(18)을 형성한다. (도 1d 참조)
다음, 전체표면 상부에 매립절연막(도시안됨)을 형성하여 상기 트렌치(15)를 매립시킨 후 상기 매립절연막을 평탄화시켜 소자분리절연막(19)을 형성한다. 이때,상기 평탄화공정은 상기 질화막패턴(13)을 식각장벽으로 이용한 화학적 기계적 연마공정(chemical mechanical polishing, 이하 CMP 라 함)으로 실시된다. (도 1e 참조)
그 다음, 상기 질화막패턴(13) 및 패드산화막패턴(12)을 제거한다. (도 1f 참조)
상기와 같이 종래기술에 따른 반도체소자의 소자분리절연막 형성방법은, 트렌치 하부의 코너와 트렌치 상부의 코너 부분에 날카로운 각을 갖는 모서리가 형성되어 물리적인 스트레스(physical stress)와 전기적인 스트레스(electrical stress)가 증가하여 디펙트(defect)가 발생하고, 반도체기판의 활성영역에 형성되는 소자에 걸리는 전기장의 크기가 증가하여 소자 특성을 열화시키는 문제점이 있다. 또한, 트렌치 하부 일부에 형성되는 SEG 실리콘층과 트렌치 측벽에 형성되는 산화막 스페이서의 계면 및 소자분리절연막과의 계면에 불안정한 구조가 형성되어 트랩(trap)의 발생원으로 작용하고 소자분리절연막으로부터 반도체기판으로의 불순물 유입을 차단하는 역할을 수행하지 못해 소자의 신뢰성을 저하시키는 문제점이 있다. 다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치 하부의 일부에 SEG 실리콘층을 형성하고, 상기 SEG 실리콘층의 표면을 열산화시켜 안정한 구조로 형성한 후 상기 트렌치를 매립시켜 소자분리절연막을 형성함으로써 상기 SEG막과 소자분리절연막 및 트렌치 측벽의 산화막 스페이서 간의 계면 특성을 향상시켜 소자의 전기적 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리절연막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 21 : 반도체기판 12, 22 : 패드산화막패턴
13, 23 : 질화막패턴 14, 24 : 감광막패턴
15, 25 : 트렌치 16 : 열산화막
17, 27 : 버퍼산화막 스페이서 18, 28 : SEG 실리콘층
19, 30 : 소자분리절연막 26 : 제1열산화막
29 : 제2열산화막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은,반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,상기 트렌치 표면에 소정 두께의 제1열산화막을 형성하는 공정과,상기 질화막패턴, 패드산화막패턴 및 트렌치의 측벽에 산화막 스페이서를 형성하는 동시에 상기 트렌치 하부를 노출시키는 공정과,상기 트렌치 저부에 SEG 실리콘층을 형성하는 공정과,상기 SEG 실리콘층의 표면을 열산화시켜 제2열산화막을 형성하는 공정과,
상기 트렌치를 매립절연막으로 매립하여 평탄화된 소자분리절연막을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은,반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,상기 트렌치 표면에 소정 두께의 제1열산화막을 형성하는 공정과,상기 질화막패턴, 패드산화막패턴 및 트렌치의 측벽에 산화막 스페이서를 형성하는 동시에 상기 트렌치 하부를 노출시키는 공정과,상기 트렌치 저부에 SEG 실리콘층을 형성하는 공정과,전체표면 상부에 소정 두께의 다결정실리콘층을 형성하는 공정과,상기 다결정실리콘층의 표면을 열산화시켜 제2열산화막을 형성하는 공정과,전체표면 상부에 매립절연막을 형성하는 공정과,
상기 매립절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리절연막을 형성하는 공정을 포함하는 것을 제2특징으로 한다.이하, 첨부된 도면을 참고로 하여 본 발명에 대하여 설명한다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(21) 상부에 패드산화막(도시안됨)과 질화막(도시안됨)을 형성한다.
다음, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴(24)을 형성한다.
그 다음, 상기 감광막패턴(24)을 식각마스크로 상기 질화막과 패드산화막 및 소정 두께의 반도체기판(21)을 식각하여 질화막패턴(23)과 패드산화막패턴(22)을 형성하는 동시에 트렌치(25)를 형성한다. (도 2a 참조)
다음, 상기 감광막패턴(24)을 제거한다.
그 다음, 상기 구조를 열산화시켜 상기 트렌치(15)의 표면에 제1열산화막(26)을 형성한다. 이때, 상기 열산화공정은 상기 트렌치(25)를 형성하기 위한 식각공정 시 트렌치(25) 표면에 발생된 결함(damage)을 제거하기 위해 실시된다. (도 2b 참조)
다음, 전체표면 상부에 화학기상증착방법으로 소정 두께의 산화막(도시안됨)을 형성한다. 상기 산화막 및 제1열산화막(26)을 전면식각하여 상기 트렌치(25), 패드산화막패턴(22) 및 질화막패턴(23)의 측벽에 산화막 스페이서(27)를 형성하는 동시에 상기 트렌치(25) 하부를 노출시킨다. 이때, 상기 전면식각공정은 건식식각방법으로 실시된다. (도 2c 참조)
그 다음, 상기 트렌치(25)의 하부 일부에 SEG 실리콘층(28)을 형성한다. (도 2d 참조)
다음, 세정공정을 실시하여 후속공정으로 형성되는 제2열산화막(29)의 성장을 원활하게 한다.
그 다음, 상기 SEG 실리콘층(28)의 표면을 열산화시켜 제2열산화막(29)을 형성한다. 이때, 상기 열산화공정은 600 ∼ 1200℃의 온도에서 습식 또는 건식산화공정으로 실시하여 상기 제2열산화막(29)의 두께가 20 ∼ 200Å이 되도록 실시한다. 상기 열산화공정에 의해 SEG 실리콘층(28)의 모서리 부분이 매우 완만한 곡률을 가지게 되고, 상기 제2열산화막(29)과 후속공정으로 형성되는 매립절연막 간의 계면 특성을 향상시킨다. (도 2e 참조)
다음, 전체표면 상부에 매립절연막(도시안됨)을 형성한다. 상기 매립절연막은 CVD 방법으로 형성되는 산화막이다.
그 다음, 상기 매립절연막을 CMP공정으로 평탄화시켜 상기 트렌치(25)을 매립시키는 소자분리절연막(30)을 형성한다. (도 2f 참조)
다음, 상기 질화막패턴(23) 및 패드산화막패턴(22)을 제거한다. (도 2g 참조)
한편, 상기 도 2d 까지의 공정을 실시하고 전체표면 상부에 소정 두께의 다결정실리콘층을 형성한 다음, 상기 다결정실리콘층을 열산화시킨 후 후속공정을 진행하는 방법도 있다. 이때, 상기 다결정실리콘층은 450 ∼ 650℃의 온도에서 CVD방법을 사용하여 20 ∼ 200Å 두께로 증착된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은, 반도체기판에 트렌치를 형성하고, 상기 트렌치 하부의 일부에 SEG 실리콘층을 형성하고, 열산화공정을 실시하여 상기 SEG 실리콘층의 표면에 소정 두께의 열산화막을 형성한 다음, 소자분리절연막을 형성함으로써 상기 SEG 실리콘층의 모서리를 완만한 곡률을 갖도록 형성할 수 있으므로 스트레스가 집중되는 것을 방지하여 디펙트(defect)의 생성을 억제하고, 전기장의 집중을 완화시켜 활성영역에 형성되는 소자에 전기장이 집중되는 것을 방지할 수 있으며, 상기 열산화막에 의해 불필요한 트랩 밀도(trap density)를 감소시키는 동시에 외부로부터의 불순물이 반도체기판으로 확산되는 것을 차단시키고, 누설전류 특성을 향상시켜 리프레쉬 타임(refresh time)을 증가시키는 이점이 있다.

Claims (8)

  1. 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,
    상기 트렌치 표면에 소정 두께의 제1열산화막을 형성하는 공정과,
    상기 질화막패턴, 패드산화막패턴 및 트렌치의 측벽에 산화막 스페이서를 형성하는 동시에 상기 트렌치 하부를 노출시키는 공정과,
    상기 트렌치 저부에 SEG 실리콘층을 형성하는 공정과,
    상기 SEG 실리콘층의 표면을 열산화시켜 제2열산화막을 형성하는 공정과,
    상기 트렌치를 매립절연막으로 매립하여 평탄화된 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
  2. 제 1 항에 있어서,
    상기 산화막은 CVD방법으로 형성된 산화막인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  3. 제 1 항에 있어서,
    상기 제2열산화막은 20 ∼ 200Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  4. 제 1 항에 있어서,
    상기 제2열산화막 형성공정은 600 ∼ 1200℃의 온도에서 습식 또는 건식산화공정으로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  5. 제 1 항에 있어서,
    상기 제2열산화막 형성공정은 상기 SEG 실리콘층을 포함한 반도체기판의 세정공정후 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  6. 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,
    상기 트렌치 표면에 소정 두께의 제1열산화막을 형성하는 공정과,
    상기 질화막패턴, 패드산화막패턴 및 트렌치의 측벽에 산화막 스페이서를 형성하는 동시에 상기 트렌치 하부를 노출시키는 공정과,
    상기 트렌치 저부에 SEG 실리콘층을 형성하는 공정과,
    전체표면 상부에 소정 두께의 다결정실리콘층을 형성하는 공정과,
    상기 다결정실리콘층의 표면을 열산화시켜 제2열산화막을 형성하는 공정과,
    전체표면 상부에 매립절연막을 형성하는 공정과,
    상기 매립절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
  7. 제 6 항에 있어서,
    상기 산화막은 CVD방법으로 형성된 산화막인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  8. 제 6 항에 있어서,
    상기 다결정실리콘층은 450 ∼ 650℃의 온도에서 CVD방법을 사용하여 20 ∼ 200Å 두께로 증착되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
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