KR100972693B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
반도체 소자의 소자 분리막 형성 방법 Download PDFInfo
- Publication number
- KR100972693B1 KR100972693B1 KR1020030041724A KR20030041724A KR100972693B1 KR 100972693 B1 KR100972693 B1 KR 100972693B1 KR 1020030041724 A KR1020030041724 A KR 1020030041724A KR 20030041724 A KR20030041724 A KR 20030041724A KR 100972693 B1 KR100972693 B1 KR 100972693B1
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- trench
- device isolation
- forming
- protrusion
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000002955 isolation Methods 0.000 title claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 150000004767 nitrides Chemical class 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 238000002156 mixing Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000001052 transient effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 150000003376 silicon Chemical class 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000005684 electric field Effects 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000006116 polymerization reaction Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치를 형성하기 위하여 식각 마스크를 실리콘 함유층 및 패드 질화막의 적층 구조로 형성하고, 소자 분리 영역을 정의하기 위한 식각 마스크 패터닝 공정 시 실리콘 함유층에 의해 발생되는 식각 경사면으로 식각 마스크의 측벽 하부에 돌출부를 형성함으로써, 패드 질화막을 이용하는 경우보다 용이하고 균일하게 식각 마스크의 측벽 하부에 돌출부를 형성하고 이를 기판의 식각 마스크로 이용하여 트렌치의 상부 모서리를 둥글고 균일하게 형성할 수 있다.
소자 분리막, STI, 코너 라운딩
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 패드 산화막
103 : 식각 경사면 발생층 104 : 패드 질화막
105 : 포토레지스트 패턴 106 : 식각 경사면, 돌출부
107 : 트렌치 107a : 트렌치 상부 모서리
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조의 소자 분리막에서 트렌치의 상부 가장 자리에 전계가 집 중되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
모든 반도체 소자에서는 반도체 기판에 형성되는 각종 소자들을 전기적으로 격리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 LOCOS(Local oxidation) 공정으로 형성하였으나, 이러한 경우 소자 분리막의 가장 자리에서 버즈 빅(Bird's beak)이 발생되어 소자의 전기적 특성 및 집적도를 저하시키는 문제점이 발생된다.
반도체 소자가 고집적화 되어감에 따라, 소자 분리막에 버즈 빅이 발생되는 것을 방지하면서 소자 분리막이 차지하는 면적을 최소화할 수 있도록, 기판에 트렌치를 형성하고 절연물질로 매립하여 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성하며, 이를 STI 소자 분리막이라 한다.
한편, STI 소자 분리막의 경우, 트렌치의 상부 모서리가 뾰족하게 형성되어 전계가 집중되고 소자 분리막의 상부 가장 자리에 모우트가 발생되는 등 소자의 전기적 특성 및 공정의 신뢰성이 저하되기 때문에, 트렌치의 상부 모서리를 둥글게 형성한다. 기존의 STI 소자 분리막을 제조하는 공정에서 포토레지스트 패턴을 식각 마스크로 사용하여 식각 공정으로 기판에 트렌치를 형성하는 경우, 식각 가스에 의한 중합 반응(Polymerization)을 발생시켜 트렌치의 상부 모서리를 둥글게 형성할 수 있다. 하지만, 이러한 중합 반응을 바탕으로 한 STI 식각은 트렌치의 상부 모서리 부분에 형성되는 폴리머(Polymer)의 양을 조절하기 어렵기 때문에 트렌치 상부 모서리를 균일하고 둥글게 형성할 수 없다.
또한, 식각 마스크로 포토레지스트 패턴 대신에 패드 질화막과 같은 하드 마스크를 사용하는 경우, 폴리머 발생 소오스인 카본 소오스가 부족하기 때문에 폴리머를 이용하여 트렌치의 상부 모서리를 둥글게 형성하기가 어렵다.
이로 인해, 패드 질화막을 식각 마스크로 사용하는 경우, 패드 질화막을 부분 식각하는 방법으로 패드 질화막의 측벽 하부에 돌출부를 형성한 후, 기판 식각 시 돌출부를 식각 마스크로 이용하여 트렌치의 상부 모서리를 둥글게 형성할 수 있다. 하지만, 이 방법의 경우에는, 패드 질화막의 측벽 하부에 꼬리 모양의 돌출부를 균일하게 형성하기가 어려워, 트렌치의 상부 모서리를 둥글고 균일하게 형성하기가 어렵다.
이에 대하여, 본 발명의 반도체 소자의 소자 분리막 형성 방법은 트렌치를 형성하기 위하여 식각 마스크를 실리콘 함유층 및 패드 질화막의 적층 구조로 형성하고, 소자 분리 영역을 정의하기 위한 식각 마스크 패터닝 공정 시 실리콘 함유층에 의해 발생되는 식각 경사면으로 식각 마스크의 측벽하부에 돌출부를 형성함으로써, 패드 질화막을 이용하는 경우보다 용이하고 균일하게 식각 마스크의 측벽 하부에 돌출부를 형성하고 이를 기판의 식각 마스크로 이용하여 트렌치의 상부 모서리를 둥글고 균일하게 형성할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막, 실리콘 함유층 및 패드 질화막을 순차적으로 형성하는 단계와, 패터닝 공정으로 소자 분리 영역 상의 패드 질화막, 실리콘 함유층 및 패드 산화막을 제거하면서 실리콘 함유층에 의해 발생되는 식각 경사면으로 소자 분리 영역의 가장자리에 돌출부를 형성하는 단계, 및 돌출부를 식각 방해막으로 이용하면서 트렌치 식각 공정으로 소자 분리 영역의 반도체 기판을 식각해 상부 모서리가 둥근 트렌치를 형성하는 단계를 포함한다.
상기에서, 실리콘 함유층은 패드 질화막의 식각면이 수직이 되도록 하기 위한 패터닝 공정 조건에서 식각 경사면이 발생되는 물질로 형성될 수 있다. 예를 들면, 실리콘 함유층을 SiON으로 형성할 수 있다.
패터닝 공정은 CF4가스 및 CHF3 가스를 사용하여 실시하며, CF4가스 및 CHF3 가스의 혼합비를 조절하여 식각면이 수직이 되도록 패드 질화막을 패터닝할 수 있다. 한편, 패터닝 공정은 소자 분리 영역 상의 패드 질화막, 실리콘 함유층 및 패드 산화막을 제거하는 주 식각 공정과 주 식각 공정 시간에 대해 1% 내지 10%의 범위의 시간으로 더 실시되는 과도 식각으로 진행될 수 있다.
트렌치 식각 공정은 HBr, Cl2 및 O2의 혼합 가스를 식각 가스로 사용하여 실시하며, 이들의 혼합비로 돌출부와 반도체 기판의 식각 선택비를 조절할 수 있다. 또한, 트렌치 식각 공정은 반도체 기판에 비해 상대적으로 돌추부를 느리게 식각하는 조건으로 실시하여 상부 모서리가 둥근 트렌치를 형성할 수 있다.
다른 방법으로, 트렌치 식각 공정을, 반도체 기판만을 1차 식각하여 상부 모서리가 라운딩 처리가 되지 않은 트렌치를 형성하는 단계, 및 돌출부와 반도체 기판 사이의 식각 속도 차이가 1차 식각에 비해 상대적으로 낮고, 반도체 기판에 비해 상대적으로 돌출부를 느리게 식각하는 조건의 PET 처리로 2차 식각을 실시하여 돌출부를 제거하면서 트렌치의 상부 모서리에 식각 경사면을 형성하여 라운딩 처리된 트렌치를 형성하는 단계로 실시할 수 있다.
이때, 돌출부 및 반도체 기판의 식각 속도 차이는 식각 가스 중에서 HBr 가스의 유량으로 조절할 수 있으며, 1차 식각 시에는 HBr 가스의 유량을 증가시켜 반도체 기판만이 식각되도록 하고, 2차 식각 시에는 상대적으로 HBr 가스의 유량을 감소시켜 돌출부와 함께 트렌치의 상부 모서리가 함께 식각되도록 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부 호는 동일한 요소를 지칭한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 트렌치 식각 공정을 위한 하드 마스크를 형성한다. 이때, 하드 마스크는 패드 산화막(102), 식각 경사면 발생층(103) 및 패드 질화막(104)의 적층 구조로 형성한다. 이어서, 패드 질화막(104) 상부에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 소자 분리막이 형성될 영역인 소자 분리 영역이 정의된 포토레지스트 패턴(105)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(104)이 노출된다.
상기에서, 식각 경사면 발생층(103)은 패드 질화막(104)을 수직으로 식각하는 공정 조건에서 식각 경사면이 발생되는 물질로 형성하며, 예로써 SiON을 이용하여 식각 경사면 발생층(103)을 형성할 수 있다. 이때, 식각 경사면 발생층(103)은 1Å 내지 300Å의 두께로 형성할 수 있다. 이하에서는, 식각 경사면 발생층(103)을 SiON으로 형성한 경우를 예로써 설명하기로 한다.
한편, 패드 질화막(104)은 1Å 내지 1500Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 포토레지스트 패턴(105)을 식각 마스크로 사용한 식각 공정으로 소자 분리 영역 상부의 패드 질화막(104), 식각 경사면 발생층(103) 및 패드 산화막(102)을 순차적으로 식각한다. 이때, 식각 공정은 패드 질화막(104)의 식각 면이 수직이 되도록 공정 조건을 설정한다. 식각 공정은 CF4가스 및 CHF3 가스를 사용하여 실시하며, CF4 및 CHF3의 혼합비를 조절하면 패드 질화막(104)을 수직으로 식각할 수 있다. 그리고, 패드 질화막(104) 식각 시 주 식각 공정 시간에 대해 1% 내지 10%의 범위에서 과도 식각을 실시하여, 패드 질화막(104)과 식각 경사면 발생층(103)이 완전하게 패터닝되도록 한다.
한편, SiON으로 이루어진 식각 경사면 발생층(103)은, 동일한 공정 조건에서 패드 질화막(104)의 경우와는 달리, 식각 면이 경사지게 식각된다. 이는, 식각 경사면 발생층(103)에 포함된 실리콘 성분에 의한 것으로 이해되어지고 있다. 이렇게, 식각 경사면 발생층(103)에 발생된 식각 경사면에 의해 소자 분리 영역의 가장 자리인 하드 마스크의 측벽 하부에는 돌출부(106)가 형성된다. 돌출부(106)는 트렌치 식각 공정 시 소자 분리 영역의 가장 자리에서 반도체 기판(101)이 식각되는 것을 억제하는 식각 방해막의 역할을 한다.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 105)을 제거한 후, 트렌치 식각 공정으로 소자 분리 영역의 반도체 기판(101)을 식각하여 트렌치(107)를 형성한다. 이때, 반도체 기판(101)과 식각 경사면 발생층(103)의 식각 선택비를 확보하기 위하여 주 식각 가스로 HBr, Cl2 및 O2 가스를 사용하는 것이 바람직하다. 트렌치 식각 공정 시 반도체 기판(101)에 비하여 돌출부(도 1b의 106)는 천천히 식각되면서 트렌치의 상부 모서리(107a)가 둥글게 식각되어 라운딩 처리된다. 즉, 반도체 기판(101)과 식각 경사면 발생층(103)의 돌출부(106)의 식각 속도 차이를 이용하여, 돌출부(106)에 대한 선택비가 낮은 조건으로 트렌치 식각 공정을 실시하면, 상부 모서리(107a)가 둥글게 식각되어 라운딩 처리된 트렌치(107)를 형성할 수 있다.
트렌치 식각 공정을 실시하는 또 다른 방법을 설명하면 다음과 같다.
먼저, 식각 경사면 발생층(103)의 돌출부(도 1b의 106)에 대한 선택비가 높은 공정 조건으로 반도체 기판(101)만을 식각하여 상부 모서리(107a)가 라운딩 처리가 되지 않은 트렌치(107)를 먼저 형성한다. 이어서, 돌출부(106)에 대한 선택비가 낮은 공정 조건으로 PET(Post Etch Treatment) 처리를 실시하여 돌출부(도 1b의 106)를 제거하면서 트렌치(107)의 상부 모서리(107a)에 식각 경사면을 형성하여 라운딩 처리된 트렌치(107)를 형성한다. 이때, 돌출부(도 1b의 106)와 반도체 기판(101)에 대한 식각 선택비는 식각 가스 중에서 HBr 가스의 유량을 조절하는 것만으로도 조절 가능하다. 즉, 1차 식각 시에는 HBr 가스의 유량을 증가시켜 반도체 기판(101)만이 식각되도록 하고, 2차 식각 시에는 상대적으로 HBr 가스의 유량을 감소시키고 CF4 가스와 O2 가스로 돌출부(도 1b의 106)와 함께 트렌치(107)의 상부 모서리(107a)가 함께 식각되도록 할 수 있다.
이로써, 식각 공정만으로도 상부 모서리가 둥글게 라운딩 처리된 트렌치(107)가 형성된다.
이후, 도면에는 도시되어 있지 않지만, 트렌치를 형성한 후 식각 공정에 의해 트렌치의 측벽 및 저면에 발생된 식각 손상을 제거하고 트렌치의 하부 및 상부 모서리를 보다 더 둥글게 라운딩 처리하기 위하여 열산화 공정으로 트렌치의 측벽 및 저면에 열산화막을 형성할 수 있다. 이후, 트렌치를 절연 물질로 매립하여 소자 분리막을 형성한다.
상기에서 서술한 방법을 이용하여 STI 구조의 소자 분리막을 형성하면 다음과 같은 효과를 얻을 수 있다.
첫 번째로, 식각 경사면 발생층의 이용하므로 패드 질화막의 경우보다 용이하고 균일하게 식각 마스크의 측벽 하부에 돌출부를 형성할 수 있고, 이를 기판의 식각 마스크로 이용하여 트렌치의 상부 모서리를 둥글고 균일하게 형성할 수 있다.
두 번째로, 트렌치의 상부 모서리가 둥글게 형성되므로 전계가 집중되는 것을 방지하여 트랜지스터와 같은 반도체 소자의 문턱 전압이 변하는 것을 방지할 수 있다.
세 번째로, 트렌치의 상부 모서리가 둥글게 형성되므로 전계가 집중되는 것을 방지하여 실리콘의 디스로케이션(Dislocation)이 발생되는 것을 방지할 수 있다.
네 번째로, 트렌치의 상부 모서리가 둥글게 형성되므로 후속 공정에서 게이트 산화막이 얇게 형성되는 것을 방지할 수 있어 누설 전류가 증가하는 것을 억제할 수 있다.
Claims (11)
- 반도체 기판 상에 패드 산화막, 실리콘 함유층 및 패드 질화막을 순차적으로 형성하는 단계;패터닝 공정으로 소자 분리 영역 상의 상기 패드 질화막, 상기 실리콘 함유층 및 상기 패드 산화막을 제거하면서 상기 실리콘 함유층에 의해 발생되는 식각 경사면으로 상기 소자 분리 영역의 가장자리에 돌출부를 형성하는 단계; 및상기 돌출부를 식각 방해막으로 이용하면서 트렌치 식각 공정으로 상기 소자 분리 영역의 반도체 기판을 식각해 상부 모서리가 둥근 트렌치를 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 실리콘 함유층은 상기 패드 질화막의 식각면이 수직이 되도록 하기 위한 패터닝 공정 조건에서 식각 경사면이 발생되는 물질로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 실리콘 함유층이 SiON으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패터닝 공정은 CF4가스 및 CHF3 가스를 사용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
- 제 4 항에 있어서,상기 패터닝 공정은 상기 CF4가스 및 CHF3 가스의 혼합비를 조절하여 식각면이 수직이 되도록 상기 패드 질화막을 패터닝하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패터닝 공정은 상기 소자 분리 영역 상의 상기 패드 질화막, 상기 실리콘 함유층 및 상기 패드 산화막을 제거하는 주 식각 공정과 상기 주 식각 공정 시간에 대해 1% 내지 10%의 범위의 시간으로 더 실시되는 과도 식각으로 진행되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 트렌치 식각 공정은 HBr, Cl2 및 O2의 혼합 가스를 식각 가스로 사용하여 실시하며, 이들의 혼합비로 상기 돌출부와 상기 반도체 기판의 식각 선택비를 조절하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 트렌치 식각 공정은 상기 반도체 기판에 비해 상대적으로 상기 돌출부 를 느리게 식각하는 조건으로 실시하여 상부 모서리가 둥근 상기 트렌치를 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 트렌치 식각 공정이,상기 반도체 기판만을 1차 식각하여 상부 모서리가 라운딩 처리가 되지 않은 트렌치를 형성하는 단계; 및상기 돌출부와 상기 반도체 기판 사이의 식각 속도 차이가 상기 1차 식각에 비해 상대적으로 낮고, 상기 반도체 기판에 비해 상대적으로 상기 돌출부를 느리게 식각하는 조건의 PET 처리로 2차 식각을 실시하여 상기 돌출부를 제거하면서 상기 트렌치의 상부 모서리에 식각 경사면을 형성하여 라운딩 처리된 트렌치를 형성하는 단계로 실시되는 반도체 소자의 소자 분리막 형성 방법.
- 제 9 항에 있어서,상기 돌출부 및 상기 반도체 기판의 식각 속도 차이는 식각 가스 중에서 HBr 가스의 유량으로 조절되는 반도체 소자의 소자 분리막 형성 방법.
- 제 9 항에 있어서,상기 1차 식각 시에는 HBr 가스의 유량을 증가시켜 상기 반도체 기판만이 식각되도록 하고, 상기 2차 식각 시에는 상대적으로 상기 HBr 가스의 유량을 감소시켜 상기 돌출부와 함께 상기 트렌치의 상부 모서리가 함께 식각되도록 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030041724A KR100972693B1 (ko) | 2003-06-25 | 2003-06-25 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030041724A KR100972693B1 (ko) | 2003-06-25 | 2003-06-25 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050001538A KR20050001538A (ko) | 2005-01-07 |
| KR100972693B1 true KR100972693B1 (ko) | 2010-07-27 |
Family
ID=37217185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030041724A KR100972693B1 (ko) | 2003-06-25 | 2003-06-25 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100972693B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712811B1 (ko) * | 2005-12-14 | 2007-04-30 | 동부일렉트로닉스 주식회사 | 소자분리용 트랜치 형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000042870A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체 소자의 트렌치 형성방법 |
| KR20000063964A (ko) * | 2000-08-12 | 2000-11-06 | 전해란 | 반도체 소자 분리 공정을 위한 얕은 트렌치 형성 |
| KR20030049604A (ko) * | 2001-12-15 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
-
2003
- 2003-06-25 KR KR1020030041724A patent/KR100972693B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000042870A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체 소자의 트렌치 형성방법 |
| KR20000063964A (ko) * | 2000-08-12 | 2000-11-06 | 전해란 | 반도체 소자 분리 공정을 위한 얕은 트렌치 형성 |
| KR20030049604A (ko) * | 2001-12-15 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050001538A (ko) | 2005-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100474508B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR19980085035A (ko) | 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법 | |
| KR100972693B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20030056602A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100979233B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100417853B1 (ko) | Ｓｔｉ 및 ｄｔｉ를 갖는 반도체 장치의 제조방법 | |
| KR100733685B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100412138B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100894791B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100444608B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR101016352B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100478488B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100875072B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100528448B1 (ko) | 반도체 소자의 트렌치 소자분리 방법 | |
| KR20000021278A (ko) | 트렌치 소자 분리 방법 | |
| KR100963011B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100480919B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20090072086A (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR20030001875A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20090072092A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20020017763A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20070069686A (ko) | 반도체 장치의 소자 분리 영역 및 그 형성 방법 | |
| KR20040050112A (ko) | 반도체 소자 제조 방법 | |
| KR20030055794A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050007885A (ko) | 소자분리막을 위한 트렌치 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |