KR20030055794A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolaion) 기술을 이용한 소자분리 공정시에 소자분리막의 상단 코너부의 라운딩(rounding) 효과를 극대화시킬 수 있는 소자분리막 형성방법을 개시한다. 개시된 본 발명의 소자분리막 형성방법은, 실리콘 기판 상에 패드산화막과 패드질화막 및 소자분리 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 마스크로해서 노출된 패드질화막 부분과 그 하부의 패드산화막 및 실리콘 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 트렌치의 상단 코너부가 노출되도록 상기 트렌치에 인접된 패드질화막 부분을 식각하는 단계; 상기 노출된 트렌치의 상단 코너부에 소정 불순물을 이온주입하는 단계; 상기 결과물에 대해 산화 공정을 수행하여 상기 트렌치 표면에 산화막을 형성하고, 동시에, 상기 트렌치 상단 코너부를 라운딩시키는 단계; 상기 상단 코너부가 라운딩된 트렌치 내에 절연막을 매립시키는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하며, 여기서, 상기 불순물은 실리콘, 질소, 산소 및 보론으로 이루어진 그룹으로부터 선택되는 어느 하나이고, 그리고, 상기 불순물의 이온주입은 경사(tilt) 이온주입으로 수행한다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolaion) 기술을 이용한 소자분리 공정시에 소자분리막의 상단 코너부의 라운딩(rounding) 효과를 극대화시키는 방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서, 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론, 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 즉, 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서, 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서, 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
STI 기술을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하면 다음과 같다.
먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한 상태에서, 공지의 리소그라피 공정에 따라 패드질화막을 식각한 후, 상기 패드질화막이 제거되어 노출된 패드산화막 부분 및 그 하부의 실리콘 기판 부분을 식각하여 트렌치를 형성한다. 그런다음, 상기 트렌치가 완전 매립되도록 산화막을 증착한 후, 상기 산화막을 CMP(Chemical Mechanical Polishing)하여 트렌치형의 소자분리막을 형성한다. 그리고나서, 상기 패드질화막을 제거한다.
그러나, 종래의 소자분리막 형성방법에 따르면, 소자분리막의 상단 코너부의 라운딩(rounding) 부족으로 인해 인버스 내로우 위드스 이펙트(inverse narrow width effect) 증가가 초래됨으로써, 도 1에 도시된 바와 같이, 소자분리막(7)의 상단 코너부에 전계 중첩이 일어나 트랜지스터의 문턱전압(Vt) 저하가 야기되는 문제점이 있다.
특히, 상기 인버스 내로우 위드스 이펙트를 개선하기 위해, 희생 산화 공정 등의 여러가지 기술들이 제안되고 있으나, 서브 0.15㎛ 이하의 STI 구조에서는 그 적용에 한계가 있는 바, 결과적으로 종래 기술로는 STI 기술에 따른 트랜지스터의 특성 저하를 방지할 수 없다.
도 1에서, 미설명된 도면부호 1은 실리콘 기판, 2는 패드산화막, 6은 산화막을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, STI 기술을 이용한 소자분리 공정시에 소자분리막의 상단 코너부의 라운딩 효과를 극대화시킬 수 있는 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따라 형성된 트렌치형 소자분리막에서의 문제점을 설명하기 위한 도면.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 실리콘 기판 12 : 패드산화막
13 : 패드질화막 14 : 감광막 패턴
15 : 트렌치 16 : 산화막
17 : 소자분리막
상기와 같은 목적을 달성하기 위한 본 발명의 소자분리막 형성방법은, 실리콘 기판 상에 패드산화막과 패드질화막 및 소자분리 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 마스크로해서 노출된 패드질화막 부분과 그 하부의 패드산화막 및 실리콘 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 트렌치의 상단 코너부가 노출되도록 상기 트렌치에 인접된 패드질화막 부분을 식각하는 단계; 상기 노출된 트렌치의 상단 코너부에 소정 불순물을 이온주입하는 단계; 상기 결과물에 대해 산화 공정을 수행하여 상기 트렌치 표면에 산화막을 형성하고, 동시에, 상기 트렌치 상단 코너부를 라운딩시키는 단계; 상기 상단 코너부가 라운딩된 트렌치 내에 절연막을 매립시키는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하며, 여기서, 상기 불순물은 실리콘, 질소, 산소 및 보론으로 이루어진 그룹으로부터 선택되는 어느 하나이고, 그리고, 상기 불순물의 이온주입은 경사(tilt) 이온주입으로 수행한다.
본 발명에 따르면, 소자분리막의 상단 코너부를 용이하게 라운딩시킬 수 있으며, 이에 따라, 트랜지스터의 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13) 및 소자분리 영역을 한정하는 감광막 패턴(14)을 차례로 형성한다. 그런다음, 상기감광막 패턴(14)을 식각 베리어로 이용해서 상기 감광막 패턴(14)에 의해 가려지지 않은 패드질화막 부분, 즉, 소자분리 영역 상의 패드질화막 부분과 그 하부의 패드산화막 및 실리콘 기판 부분을 식각하여 트렌치(15)를 형성한다.
도 2b를 참조하면, 트렌치(15)에 인접된 패드질화막 부분을 식각하고, 이를 통해, 상기 트렌치(15)의 상단 코너부를 노출시킨다. 그런다음, 패드질화막(13)의 가림(shadowing) 효과를 이용하여 노출된 트렌치 상단 코너부에만 Si 또는 소정의 불순물. 예컨데 질소(nitrogeen)를 경사(tilt) 이온주입하고, 이 결과로 노출된 트렌치 상단 코너부를 비정질(amorphous)화시킨다. 도면부호 A는 비정질화된 영역을 나타낸다.
도 2c를 참조하면, 트렌치 형성시의 식각 데미지를 회복시키기 위해 상기 결과물에 대해 산화 공정을 수행하고, 연이어, 추가 산화 공정을 수행하여 상기 트렌치(15)의 표면 상에 박막의 산화막(16)을 형성한다. 이때, 상기 산화 공정이 수행되는 동안, 트렌치 상단 코너부의 비정질화된 영역이 함께 산화되며, 특히, 산화 속도가 빠른 것에 기인해서, 상기 트렌치 상단 코너부는 자연스럽게 라운딩된다.
도 2d를 참조하면, 트렌치를 매립하도록 결과물 상에 산화막을 증착하고, 이를 CMP하여 트렌치형의 소자분리막(17)을 형성한다. 그런다음, 패드질화막을 제거한다.
상기와 같은 본 발명의 소자분리막 형성방법에 따르면, 트렌치 상단 코너부를 비정질화시킨 후에 산화 공정을 수행함으로써, 매우 용이하게 트렌치 상단 코너부를 라운딩되도록 만들 수 있다.
따라서, 도 2d에 도시된 바와 같이, 소자분리막(17)의 상단 코너부에서 전계 분산이 이루어지기 때문에 전계 중첩에 기인하는 트랜지스터의 문턱전압 저하는 야기되지 않는다.
결국, 본 발명은 소자분리막의 상단 코너부의 라운딩 효과를 극대화시킬 수 있어서 소자분리막 자체의 신뢰성을 확보할 수 있음은 물론, 트랜지스터의 문턱전압 변동과 같은 소자 특성 저하를 방지할 수 있다.
한편, 전술한 본 발명의 실시예에서는 트렌치 상단 코너부를 라운딩시키기 위해 Si 또는 질소를 이온주입하였으나, 보론(boron) 등의 불순물을 고농도로 이온주입한 후에 산화 속도 차이에 의해 트렌치 상단 코너부가 라운딩되도록 할 수도 있으며, 아울러, 산소 이온주입을 수행하는 것도 가능하다.
또한, 본 발명의 실시예에서는 Si 또는 불순물의 이온주입을 경사 이온주입으로 수행하였지만, 90°의 이온주입을 수행하여도 동일한 효과를 얻을 수 있다.
이상에서와 같이, 본 발명은 트렌치 상단 코너부에 Si 또는 불순물을 이온주입하여 비정질화시킴으로써, 후속하는 산화 공정에서 산화 속도 차이에 의해 트렌치의 상단 코너부를 용이하게 라운딩시킬 수 있으며, 따라서, 트렌치형 소자분리막의 상단 코너부의 라운딩 효과를 극대화시킬 수 있는 것으로 인해 소자분리막 자체의 특성을 향상시킬 수 있음은 물론, 소자분리막의 상단 코너부에 전계가 집중되는 현상을 방지할 수 있게 되어 소자 특성도 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만,당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 실리콘 기판 상에 패드산화막과 패드질화막 및 소자분리 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계;상기 감광막 패턴을 마스크로해서 노출된 패드질화막 부분과 그 하부의 패드산화막 및 실리콘 기판 부분을 식각하여 트렌치를 형성하는 단계;상기 감광막 패턴을 제거하는 단계;상기 트렌치의 상단 코너부가 노출되도록 상기 트렌치에 인접된 패드질화막 부분을 식각하는 단계;상기 노출된 트렌치의 상단 코너부에 소정 불순물을 이온주입하는 단계;상기 결과물에 대해 산화 공정을 수행하여 상기 트렌치 표면에 산화막을 형성하고, 동시에, 상기 트렌치 상단 코너부를 라운딩시키는 단계;상기 상단 코너부가 라운딩된 트렌치 내에 절연막을 매립시키는 단계; 및상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 불순물은 실리콘, 질소, 산소 및 보론으로 이루어진 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 불순물을 이온주입하는 단계는 경사(tilt) 이온주입으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
Priority Applications (1)
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| KR1020010085875A KR20030055794A (ko) | 2001-12-27 | 2001-12-27 | 반도체 소자의 소자분리막 형성방법 |
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| KR1020010085875A KR20030055794A (ko) | 2001-12-27 | 2001-12-27 | 반도체 소자의 소자분리막 형성방법 |
Publications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100710191B1 (ko) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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2001
- 2001-12-27 KR KR1020010085875A patent/KR20030055794A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100571486B1 (ko) * | 2003-12-30 | 2006-04-14 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| KR100710191B1 (ko) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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