KR20030055793A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 STI(Shallow Trench Isolation) 기술을 이용한 소자분리막의 형성시에 실리콘 라운딩(rounding)을 이용하여 모트(Moat)를 감소시키는 방법을 개시하며, 개시된 본 발명의 소자분리막 형성방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 산화막을 매립시키는 단계; 상기 트렌치에 인접한 기판 부분이 노출되면서 상기 산화막이 리세스되도록, 상기 패드질화막 및 산화막의 일부 두께를 습식 식각하는 단계; 및 상기 노출된 기판 부분을 습식 식각하여, 이 부분을 라운딩(rounding)시키는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 기술을 이용한 소자분리 공정시에 실리콘 라운딩(rounding)을 이용하여 모트(Moat)를 감소시키는 방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게진행되고 있고, 이에 수반해서, 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론, 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 즉, 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서, 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서, 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
STI 기술을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하면 다음과 같다.
먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한 상태에서, 공지의 리소그라피 공정에 따라 패드질화막을 식각한 후, 상기 패드질화막이 제거되어 노출된 패드산화막 부분 및 그 하부의 실리콘 기판 부분을 식각하여 트렌치를 형성한다.
그런다음, 상기 트렌치가 완전 매립되도록 산화막을 증착한 상태에서, 상기산화막을 CMP(Chemical Mechanical Polishing)하고, 이어, 상기 패드질화막을 제거하여 트렌치형의 소자분리막을 형성한다.
그러나, 전술한 바와 같은 종래의 소자분리막 형성방법에 따르면, 도 1에 도시된 바와 같이, 소자분리막(6)의 상단 가장자리(edge)에 모트(Moat)가 발생됨으로써, 이 부분에 고전계가 걸려 누설 전류가 야기되고, 특히, 트랜지스터의 문턱전압(Vt) 저하에 의한 채널 도우즈 증가, 소오스/드레인 농도 증가 유발 등의 소자 신뢰성 및 공정 마진 측면에서 문제가 발생된다. 도 1에서, 도면부호 1은 실리콘 기판, 그리고, 2는 패드산화막을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막 상단 가장자리에서의 모트 발생에 기인하는 소자 신뢰성 및 공정 마진 측면에서의 문제점을 개선시킬 수 있는 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따라 형성된 트렌치형 소자분리막에서의 문제점을 설명하기 위한 도면.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 실리콘 기판 12 : 패드산화막
13 : 패드질화막 14 : 트렌치
15 : 산화막 20 : 소자분리막
상기와 같은 목적을 달성하기 위한 본 발명의 소자분리막 형성방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 산화막을 매립시키는 단계; 상기 트렌치에 인접한 기판 부분이 노출되면서 상기 산화막이 리세스되도록, 상기 패드질화막 및 산화막의 일부 두께를 습식 식각하는 단계; 및 상기 노출된 기판 부분을 습식 식각하여, 이 부분을 라운딩(rounding)시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 소자분리막과 접하는 기판 부분을 라운딩(rounding)시킴으로써, 모트(Moat) 발생에 기인하는 소자 신뢰성 및 공정 마진의 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 웰 영역(도시안됨)을 구비한 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성한다. 그런다음, 상기 패드질화막(13) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한 상태에서, 이러한 감광막 패턴을 식각 베리어로 이용해서 소자분리 영역 상에 형성된 패드질화막 부분과 그 하부의 패드산화막 및 기판 부분을 식각하여 소정 깊이의 트렌치(14)를 형성한다.
도 2b를 참조하면, 상기 식각 베리어로 이용된 감광막 패턴을 제거하고, 이어서, 상기 트렌치(14)가 완전 매립되도록 산화막(15)을 증착한다. 그런다음, 상기 산화막(15)과 및 패드질화막(13)의 일부 두께를 CMP한다.
도 2c를 참조하면, 상기 결과물에 대해 습식 식각을 수행하여 패드질화막의 일부 두께를 제거하고, 아울러, 상기 트렌치(14)에 매립된 산화막(15)의 표면 일부두께를 리세스(recess)시킨다. 이 결과, 상기 트렌치(14)에 인접된 실리콘 기판 부분이 노출된다.
도 2d를 참조하면, 상기 결과물에 대해 습식 또는 건식, 바람직하게, 습식 식각을 추가로 수행하여 노출된 실리콘 기판 부분, 즉, 트렌치(14) 상단에 접한 기판 부분을 라운딩(rounding)시킨다. 그리고나서, 패드질화막을 제거하여 본 발명에 따른 소자분리막(20)의 형성을 완성한다.
상기와 같은 본 발명의 소자분리막 형성방법에 따르면, 패드질화막의 습식 식각 및 노출된 기판 부분에 대한 추가 식각을 통해 소자분리막과 접하는 실리콘 기판 부분을 라운딩시키기 때문에 모트(Moat)의 발생을 억제시킬 수 있다.
따라서, 소오스 및 드레인 영역에서의 전계를 감소시킬 수 있는 것과 관련하여 접합 누설을 감소시킬 수 있으며, 아울러, 문턱전압(Vt) 증가에 기인하는 채널 도우즈 및 소오스/드레인 영역에서의 도우즈 증가를 방지할 수 있다.
이상에서와 같이, 본 발명은 STI 기술을 이용한 소자분리막 형성시에 소자분리막과 접하는 기판 부분을 라운딩(rounding)시킴으로써, 모트(Moat) 발생을 억제하여 트렌치형 소자분리막의 자체 특성을 향상시킬 수 있음은 물론, 전계 증가를 방지할 수 있어서 소자 특성 및 공정 마진을 개선시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는것으로 이해할 수 있다.

Claims (1)

  1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 산화막을 매립시키는 단계;
    상기 트렌치에 인접한 기판 부분이 노출되면서 상기 산화막이 리세스되도록, 상기 패드질화막 및 산화막의 일부 두께를 습식 식각하는 단계; 및
    상기 노출된 기판 부분을 습식 식각하여, 이 부분을 라운딩(rounding)시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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