KR20030002702A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 서로 다른 폭으로 소자 분리막이 형성되는 반도체 소자의 제조 공정에서 상대적으로 폭이 넓은 소자 분리막이 형성될 영역은 이온 주입 공정을 실시한 후 다수의 서브 트렌치를 형성하고, 서브 트렌치를 포함하여 바닥면이 요철 구조를 갖는 트렌치를 형성함으로써 상대적으로 폭이 좁은 트렌치와 동일한 깊이로 형성하고, 트렌치를 산화막으로 매립한 후 연마 공정에서의 디싱 문제를 해결할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 제시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 상대적으로 폭이 넓은 소자 분리막이 형성될 영역은 이온 주입 공정을 실시한 후 다수의 서브 트렌치를 형성하고, 서브 트렌치를 포함하여 바닥면이 요철 구조를 갖는 트렌치를 형성함으로써 상대적으로 폭이 좁은 트렌치와 동일한 깊이로 형성하고, 산화막 연마 공정에서의 디싱 문제를 해결할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 반도체 기판을 다수의 영역, 즉 셀 영역, 주변 회로 영역 및 소자 분리 영역으로 확정하기 위한 소자 분리막 또한 적은 면적을 차지하도록 형성하고 있다. 이를 위해 반도체 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성하고 트렌치를 산화막으로 매립하여 소자 분리막을 형성하는 트렌치형 소자 분리막이 사용된다. 이러한 소자 분리막 또한 반도체 소자의 고집적화에 따라 그 깊이가 얕아지고 있다.
그럼, 도 1(a) 내지 도 1(d)를 이용하여 종래의 반도체 소자의 소자 분리막 형성 방법을 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한다. 패드 질화막(13) 상부에 감광막을 형성한 후 소자 분리 마스크를 이용한 노광 및 현상 공정으로 패터닝하여 패드 질화막(13)의 소정 영역을 노출시키는 감광막 패턴(14)을 형성한다. 감광막 패턴(14)을 마스크로 패드 질화막(13) 및 패드 산화막(12)을 식각하고, 계속해서 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(15)를 형성한다. 여기서, 트렌치(15)는 소자의 특성에 따라 다르겠지만, DRAM 소자를 예로 하면, 셀 영역과 셀 영역을 분리하기 위한 소자 분리막이 형성되는 지역은 폭이 좁게 형성되고, 셀 영역과 주변 회로 영역을 분리하기 위한 소자 분리막이 형성되는 지역은 폭이 넓게 형성된다. 그런데, 트렌치가 넓게 형성되는 지역에서는 마이크로 로딩 현상(micro roading effect)에 의해 좁게 형성되는 영역에 비해 상대적으로 얕은 깊이로 형성된다.
도 1(b)를 참조하면, 감광막 패턴(14)을 제거한 후 트렌치(15)가 완전히 매립되도록 산화막(16)을 형성한다. 산화막(16)은 일반적으로 CVD 방법으로 증착하여 형성한다.
도 1(c)를 참고하면, CMP 공정에 의해 산화막(16)을 원하는 두께로 연마하여 소자 분리막(17)을 형성한다. 이때, CMP 공정의 특성으로 인해 소자 분리막(17)이 넓게 형성되는 영역에서 디싱(dishing) 현상으로 인하여 좁은 지역에 비하여 소자 분리막(17)이 굴곡지게 형성된다. 그리고, 패드 질화막(13)을 제거한 후 셀 영역 및 주변 회로 영역의 웰을 형성하기 위한 이온 주입 공정 및 문턱 전압을 조절하기 위한 이온 주입 공정을 실시한다. 이후, 패드 산화막(12) 및 소자 분리막(17)을 소정 두께 제거하여 반도체 기판(11)을 노출시킨다.
상기한 바와 같이 종래의 트렌치형 소자 분리막 형성 공정은 소자의 특성에 따라 트렌치의 폭이 다르게 형성되는데, 이렇게 다른 폭으로 트렌치를 형성하는 식각 공정에서의 마이크로 로딩 현상에 의해 폭이 넓게 형성되는 트렌치의 깊이가 폭이 좁게 형성되는 트렌치의 깊이보다 얕아지는 문제점이 있다. 또한, 이렇게 폭이 크게 형성된 트렌치에 산화막을 매립하고 연마 공정을 실시하면 디싱 현상에 의해 소자 분리막의 상부가 굴곡지게 형성된다. 이에 따라, 소자 분리막으로서의 역할을 제대로 할 수 없어 소자의 신뢰성에 치명적인 영향을 미치게 된다.
본 발명의 목적은 폭이 넓게 형성되는 트렌치와 상대적으로 폭이 좁게 형성되는 트렌치의 깊이를 동일하게 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 트렌치에 산화막을 매립한 후 연마 공정을 실시하는 과정에서 폭이 넓게 형성된 트렌치의 디싱 현상을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판12 및 22 : 패드 산화막
13 및 24 : 패드 질화막14 : 감광막 패턴
15 : 트렌치16 : 산화막
17 : 소자 분리막23 : 제 1 감광막 패턴
25 : 제 2 감광막 패턴26 : 서브 트렌치
27 : 제 3 감광막 패턴28 : 트렌치
29 : 산화막30 : 소자 분리막
31 : 제 4 감광막 패턴
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에패드 산화막을 형성한 후 상기 반도체 기판의 제 1 영역에 제 1 불순물 이온 주입 공정을 실시하는 단계와, 전체 구조 상부에 패드 질화막을 형성한 후 상기 제 1 영역의 상기 패드 질화막 및 패드 산화막의 일부분을 제거하고, 그 하부의 상기 반도체 기판을 소정 깊이로 식각하여 다수의 서브 트렌치를 형성하는 단계와, 상기 제 1 영역의 및 그 이외의 제 2 영역의 상기 패드 질화막 및 패드 산화막이 소정 영역을 제거하고, 그 하부의 반도체 기판을 소정 깊이로 식각하여 상기 제 1 영역의 상기 서브 트렌치를 포함하도록 제 1 트렌치를 형성하고, 상기 제 2 영역의 소정 영역에 제 2 트렌치를 형성하는 단계와, 상기 제 1 및 제 2 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 소정 두께를 유지하도록 연마 공정을 실시하는 단계와, 상기 패드 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하는 단계와, 상기 제 2 영역의 반도체 기판에 제 2 불순물 이온 주입 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21) 상부에 패드 산화막(22)을 형성한 후 패드 산화막(22) 상부에 제 1 감광막을 도포한다. 제 1 마스크를 이용한 노광 및 현상 공정으로 제 1 감광막 패턴(23)을 형성한다. 이때, 제 1 감광막 패턴(23)은 상대적으로 폭이 넓은 트렌치가 형성될 영역, 예를들어 셀 영역과 주변 회로 영역을 분리하기 위한 소자 분리막이 형성될 영역을 노출시키도록 형성된다. 제 1 감광막 패턴(23)을 마스크로 주변 회로 영역의 웰을 형성하기 위한 불순물 이온 주입 공정 및 문턱 전압을 조절하기 위한 불순물 이온 주입 공정을 실시한다.
도 2(b)를 참조하면, 제 1 감광막 패턴(23)을 제거한 후 전체 구조 상부에 패드 질화막(24)을 형성하고, 그 상부에 제 2 감광막을 도포한다. 제 2 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막 패턴(25)을 형성한다. 제 2 감광막 패턴(25)은 불순물 이온이 주입된 영역의 소정 부분만을 노출시키도록 형성한다. 즉. 제 2 감광막 패턴(25)은 넓은 폭의 소자 분리막이 형성될 영역에서 가운데 부분은 폐쇄되고, 이를 중심으로 양쪽 부분이 노출되도록 패터닝된다. 제 2 감광막 패턴(25)을 마스크로 패드 질화막(24) 및 패드 산화막(22)을 식각하고, 계속되는 식각 공정으로 반도체 기판(21)을 소정 깊이로 식각하여 서브 트렌치(26)를 형성한다.
도 2(c)를 참조하면, 제 2 감광막 패턴(25)을 제거한 후 전체 구조 상부에 제 3 감광막을 도포한다. 제 3 마스크를 이용한 노광 및 현상 공정으로 제 3 감광막 패턴(27)을 형성한다. 제 3 감광막 패턴(27)은 셀 영역와 셀 영역을 분리하기 위한 소자 분리막이 형성되는 영역과 셀 영역과 주변 회로 영역을 분리하기 위한 소자 분리막이 형성되는 영역을 노출시키도록 패터닝된다. 즉, 제 3 감광막 패턴(27)은 예정된 트렌치가 형성될 영역을 노출시키도록 패터닝하는데, 폭이 넓은 트렌치가 형성될 부분에 형성된 서브 트렌치(26)가 형성된 부분을 모두 노출시키도록 패터닝된다. 제 3 감광막 패턴(27)을 마스크로 패드 질화막(24) 및 패드산화막(22)을 식각하고, 계속적인 식각 공정으로 노출된 반도체 기판(21)을 식각하여 트렌치(28)를 형성한다. 이때, 폭이 넓은 트렌치는 요철 구조로 형성되는데, 미리 서브 트렌치(26)가 형성되어 있고, 이온 주입 공정을 먼저 실시한 후 트렌치를 형성하기 때문에 식각 속도를 조절할 수 있어 마이크로 로딩 현상에 의한 트렌치의 깊이 차이 문제를 해결할 수 있다.
도 2(d)를 참조하면, 제 3 감광막 패턴(27)을 제거한 후 트렌치(28)가 매립되도록 전체 구조 상부에 산화막(29)을 형성한다. 산화막(29)은 일반적으로 CVD 방법에 의한 증착 공정으로 형성한다. 그리고, 산화막(29)을 소정 두께 연마하여 패드 질화막(24)을 노출시킨다.
도 2(e)를 참조하면, 패드 질화막(24) 및 패드 산화막(22)을 제거한다. 이에 의해 산화막(29)도 식각되어 결국 반도체 기판(21)과 동일한 소자 분리막(30)이 형성된다. 그리고, 전체 구조 상부에 제 4 감광막을 형성한 후 제 4 마스크를 이용한 노광 및 현상 공정으로 제 4 감광막 패턴(31)을 형성한다. 제 4 감광막 패턴(31)은 제 1 감광막 패턴(23)과 반대 형상을 갖는다. 즉, 제 4 감광막 패턴(31)은 셀 영역과 셀 영역을 분리하는 폭이 좁은 소자 분리막이 형성된 부분을 노출시키도록 형성한다. 그리고, 제 4 감광막 패턴(31)을 마스크로 웰을 형성하기 위한 불순물 이온 주입 공정 및 문턱 전압을 조절하기 위한 불순물 이온 주입 공정을 실시한다.
상술한 바와 같이 본 발명에 의하면 상대적으로 폭이 넓은 트렌치가 형성될부분에 불순물 이온 주입 공정을 실시하고 서브 트렌치를 형성한 후 트렌치를 형성할 때 주입된 불순물 이온에 의해 식각률을 빠르게 조절함으로써 트렌치의 깊이 차이를 해결할 수 있다. 그리고, 상대적으로 폭이 넓은 트렌치의 바닥면이 요철 구조로 형성되기 때문에 산화막을 매립한 후 연마 공정에서 소자 분리막 표면의 디싱 현상에 의한 문제점을 해결할 수 있다. 또한, 상대적으로 폭이 넓은 트렌치의 바닥면이 요철 구조로 되기 때문에 소자 분리막의 유효 길이를 증가시킬 수 있다. 따라서, 종래보다 완전하게 소자 분리막으로서의 역할을 할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (7)
- 반도체 기판 상부에 패드 산화막을 형성한 후 상기 반도체 기판의 제 1 영역에 제 1 불순물 이온 주입 공정을 실시하는 단계와,전체 구조 상부에 패드 질화막을 형성한 후 상기 제 1 영역의 상기 패드 질화막 및 패드 산화막의 일부분을 제거하고, 그 하부의 상기 반도체 기판을 소정 깊이로 식각하여 다수의 서브 트렌치를 형성하는 단계와,상기 제 1 영역의 및 그 이외의 제 2 영역의 상기 패드 질화막 및 패드 산화막이 소정 영역을 제거하고, 그 하부의 반도체 기판을 소정 깊이로 식각하여 상기 제 1 영역의 상기 서브 트렌치를 포함하도록 제 1 트렌치를 형성하고, 상기 제 2 영역의 소정 영역에 제 2 트렌치를 형성하는 단계와,상기 제 1 및 제 2 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 소정 두께를 유지하도록 연마 공정을 실시하는 단계와,상기 패드 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하는 단계와,상기 제 2 영역의 반도체 기판에 제 2 불순물 이온 주입 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 영역은 상대적으로 폭이 넓은 소자 분리막이 형성될 영역을 포함하는 영역인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 영역은 상대적으로 폭이 좁은 소자 분리막이 형성될 영역을 포함하는 영역인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 불순물 이온 주입 공정은 상기 제 1 영역의 웰을 형성하고 문턱 전압을 조절하기 위한 이온 주입 공정인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 불순물 이온 주입 공정은 상기 제 2 영역의 웰을 형성하고 문턱 전압을 조절하기 위한 이온 주입 공정인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 트렌치는 요철 구조의 바닥면을 갖는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 트렌치는 상기 제 2 트렌치보다 상대적으로 폭이 넓은 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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- 2001-06-29 KR KR1020010038401A patent/KR20030002702A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |