KR100691131B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 화학 기계적 연마 공정에 의해 무너짐 현상 및 쓸림 현상이 발생하는 것을 방지하는 것으로서, 소자의 패턴 밀집도에 따라 소밀 지역과 조밀 지역으로 나뉘며 트렌치가 형성된 반도체 기판, 반도체 기판의 트렌치를 산화막으로 매립하여 형성된 소자 분리막, 소자 분리막 사이에 존재하는 반도체 기판 위에 형성된 게이트 절연막, 게이트 절연막 위에 형성된 게이트 전극, 소밀 지역에 존재하는 소자 분리막 위에 형성된 더미 패턴, 게이트 절연막 및 상기 게이트 전극의 측면에 형성된 스페이서, 반도체 기판 전면에 평탄하게 형성되며 접촉구를 갖는 절연막, 그리고 접촉구 내부를 채우는 금속 배선을 포함하며, 소밀 지역에 존재하는 트렌치의 밑면은 요철 구조이고, 조밀 지역에 존재하는 트렌치의 밑면은 평탄하다. 이와 같이, 반도체 기판 위에 소자가 조밀하게 배열되어 있지 않은 소밀 지역에 배치된 트렌치의 밑면을 요철 구조로 만들고, 소자 분리막 위에 더미 패턴을 만듦으로써 소밀 지역의 패턴 밀도를 높여 화학 기계적 연마 공정에 의해 무너짐 현상이 발생하는 것을 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
트렌치, 요철, CMP
Description
도 1은 본 발명의 한 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이다.
도 5는 도 4에 도시한 P1을 확대하여 도시한 배치도이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 반도체 소자의 고집적화에 따른 미세패턴 형성 공정시 패턴의 밀도차에 의한 무너짐 현상을 방지하기 위한 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 정의되는 소자 영역에 게이트, 소스 및 드레인으로 이루어진 트랜지스터를 구비하고 있다.
이러한 반도체 소자는 근래에 들어 고집적화 되어감에 따라 회로를 구성하는 미세 패턴의 선폭(critical dimension, CD)이 작아지고 있다. 이에 따라, 반도체 소자 중 금속 배선을 용이하게 형성하기 위해 다마신 공정(damascene)이 도입되었는데, 다마신 공정에서 화학 기계적 연마 공정(chemical mechanical polishing, CMP)은 필수 불가결한 공정이다.
그러나 화학 기계적 연마 공정은 패턴의 밀도에 따라 연마되는 정도가 달라패턴의 무너짐 현상(dishing)이 발생할 수 있다.
설명의 편의를 위한 일 예로서, 패턴의 밀도에 따라 소밀 지역과 조밀 지역으로 나뉘는 반도체 기판에 패터닝하여 트렌치를 만들고 그 위에 HDP(high density plasma)를 이용하여 산화막을 만들고, 트렌치 영역 외의 반도체 기판 위에 질화막을 만든 다음, 화학 기계적 연마 공정을 진행하여 소자 분리막을 만들 경우, 조밀 지역보다 패턴의 밀도가 현저히 낮은 소밀 지역의 산화막은 질화막의 높이보다 약 500Å정도 낮게 만들어진다. 즉, 화학 기계적 연마 공정을 통해 소자 분리막의 무너짐 현상(dishing effect)이 발생하는 것이다.
이와 같은 소자 분리막이 만들어진 반도체 기판 위에 상부층을 만든다면 상부층 또한 하부층에 영향을 받아 무너짐 현상이 발생할 수 있으며 금속 배선을 만만들기 위한 화학 기계적 연마 공정에 의해 무너진 부분에 금속이 쓸려가 금속이 공기중에 노출되어 부식(erosion)되는 현상이 발생하여 반도체 소자의 특성 및 신뢰성이 저하될 수 있다.
따라서, 본 발명의 목적은 화학 기계적 연마 공정에 의해 무너짐 현상 및 쓸림 현상이 발생하는 것을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 소자의 패턴 밀집도에 따라 소밀 지역과 조밀 지역으로 나뉘며 트렌치가 형성된 반도체 기판, 상기 반도체 기판의 트렌치를 산화막으로 매립하여 형성된 소자 분리막, 상기 소자 분리막 사이에 존재하는 반도체 기판 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 게이트 전극, 상기 소밀 지역에 존재하는 상기 소자 분리막 위에 형성된 더미 전극, 상기 게이트 절연막 및 상기 게이트 전극의 측면에 형성된 스페이서, 상기 반도체 기판 전면에 평탄하게 형성되며 접촉구를 갖는 절연막, 그리고 상기 접촉구 내부를 채우는 금속 배선을 포함하며, 상기 소밀 지역에 존재하는 상기 트렌치의 밑면은 요철 구조이고, 상기 조밀 지역에 존재하는 상기 트렌치의 밑면은 평탄하다.
반도체 기판 상에 소자의 패턴 밀집도에 따라 소밀 지역과 조밀 지역으로 나뉘는 반도체 소자 제조 방법에 있어서, 상기 반도체 기판을 패터닝 하여 상기 소밀 지역에 돌출부를 포함하는 제1 트렌치 및 상기 조밀 지역에 제2 트렌치를 형성하는 단계, 상기 제1 및 제2 트렌치 내부를 산화막으로 채우고 화학 기계적 연마 공정을 통해 소자 분리막을 형성하는 단계, 상기 소자 분리막 사이에 존재하는 상기 반도체 기판 위에 게이트 절연막을 형성하는 단계, 상기 소밀 지역 및 상기 조밀 지역의 반도체 기판 상부에 다결정 실리콘 박막을 적층하는 단계, 상기 다결정 실리콘 박막을 패터닝 하여 상기 게이트 절연막 상에 게이트 전극을 형성하고 상기 소밀 지역에 존재하는 상기 소자 분리막 위에 더미 패턴(dummy pattern)을 형성하는 단계, 상기 반도체 기판 전면에 절연막을 도포하고 화학 기계적 연마 공정을 진행하는 단계, 상기 절연막을 감광막을 이용한 마스크로 패터닝 하여 접촉구를 형성하는 단계, 그리고 상기 접촉구 내부를 채우는 금속 배선을 형성하는 단계를 포함한다.
상기 제1 트렌치의 돌출부는 4μm의 폭을 갖는 정사각형으로 형성하며, 이웃하는 돌출부와 3μm 간격으로 떨어져 형성할 수 있다.
상기 더미 패턴은 상기 돌출부 사이 영역 위에 형성할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법에 대하여 도면을 참고로 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자를 도시한 단면도이다.
우선, 도 1을 참고로 하여 반도체 소자의 구조에 대하여 상세히 설명한다.
도 1에 도시한 바와 같이, 반도체 기판(100)은 소자들의 밀집도에 따라 소밀 지역(A)과 조밀 지역(B)으로 나누어질 수 있다. 여기서, 조밀 지역(B)의 소자들은 소밀 지역(A)의 소자 간 간격보다 좁게 형성되어 있다.
이러한 반도체 기판(100)은 조밀 지역(B)에 형성된 제1 트렌치(103)을 가지며, 소밀 지역(A)에 형성된 돌출부(107)를 포함하는 제2 트렌치(105)를 가지며, 제1 및 제2 트렌치(103, 105) 사이에 존재하는 반도체 기판(100)에는 고농도 접합 영역(90)이 형성되어 있고, 제1 및 제2 트렌치(103, 105) 내부는 절연막인 소자 분리막(51, 52)으로 채워져 있다. 여기서, 제2 트렌치(105)의 밑면에 존재하는 돌출부(107)는 4μm의 폭으로 형성되어 있고, 이웃하는 돌출부(107)는 3μm 간격으로 떨어져 형성되어 있다.
그리고 이러한 반도체 기판(100) 위에 게이트 절연막(61, 62) 및 게이트 전극(71, 72)이 차례로 형성되어 있으며, 게이트 절연막(61, 62) 및 게이트 전극(71, 72) 측면에 스페이서(81, 82)가 형성되어 있고, 소밀 지역(A)의 소자 분리막(52) 위에 게이트 전극(72)과 동일한 물질이며 같은 높이를 가지는 더미 패턴(dummy pattern)(74, 76)이 하부 트렌치(52)의 이웃하는 돌출부(107) 사이에 형성되어 있다. 이러한 구조를 갖는 반도체 기판(100) 위에 접촉구(101, 102)를 가지는 절연막(110)이 형성되어 있고, 접촉구(101, 102) 내부는 고농도 접합 영역(91, 92)과 전기적으로 연결된 금속 배선(111, 112)이 형성되어 있다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정 단 계를 도시한 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(100)을 소자들의 밀집도를 예상하여 소밀 지역(A)과 조밀 지역(B)으로 나누고, 반도체 기판(100)을 패터닝하여 조밀 지역(B) 및 소밀 지역(A)에 각각 제1 트렌치(103)와 제2 트렌치(105)를 형성한다. 이때, 제2 트렌치(105)의 밑면은 행렬(matrix) 형태의 돌출부(107)를 포함하는데, 이러한 복수개의 돌출부(107)는 4μm의 폭을 갖는 정사각형으로 형성하며, 이웃하는 돌출부(107)와 3μm 간격으로 떨어져 형성한다.
그 다음, 도 3에 도시한 바와 같이, 제1 및 제2 트렌치(103, 105) 사이에 존재하는 반도체 기판(100) 위에 질화막(64, 65)을 형성하고, 반도체 기판(100) 전면에 절연막을 도포하고 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 진행하여 평탄화함으로써 소자 분리막(51, 52)을 형성한다.
이때, 질화막(64, 65)은 소자 분리막(51, 52)보다 밀도가 낮은 반도체 기판(100)이 화학 기계적 연마(CMP)공정에 의해 일부가 제거되어 단차가 발생하는 것을 방지하기 위한 것이다. 그러나 소자 분리막(51, 52)을 구성하는 산화막은 질화막(64, 65)에 비해 낮은 밀도를 가지므로 소밀 지역(A)에 배치하는 소자 분리막에는 무너짐 현상(dishing effect)이 발생할 수 있다.
이러한 현상은 본 발명에서 앞서 설명한 바와 같이, 소밀 지역(A)에 존재하는 제2 트렌치(105)의 밑면에 돌출부(107)를 둠으로써 소자 분리막(52)의 하부 패턴의 밀도를 높여 무너짐 현상을 방지할 수 있다.
그런 다음, 도 4에 도시한 바와 같이, 질화막(64, 65)을 제거하고, 반도체 기판(100) 위에 게이트 절연막(61, 62)을 형성하고, 그 위에 다결정 실리콘층(도시하지 않음)을 적층하고 감광막 마스크를 이용하여 패터닝함으로써 게이트 전극(71, 72) 및 더미 패턴(dummy pattern)(74, 76)을 형성한다.
여기서, 더미 패턴(74, 76)은 소밀 지역(A)의 소자 분리막(52) 위에 존재하며 하부에 있는 트렌치(52)의 이웃하는 돌출부(107) 사이 영역에 배치한다.
도 5는 도 4의 P1 부분을 확대한 배치도이다.
도 5에 도시한 바와 같이, 더미 패턴(74, 76)은 이웃하는 돌출부(107)의 마주보는 두 변 사이 영역에 배치하며, 돌출부(107)의 마주보는 두 변의 끝선으로부터 0.5μm 간격만큼 떨어져 형성한다.
그 다음, 게이트 절연막(61, 62) 및 게이트 전극(71, 72) 측면에 스페이서(81, 82)를 형성하고, 스페이서(81, 82)와 게이트 전극(71, 72)을 마스크로 삼아 노출된 반도체 기판(100) 위에 불순물 이온을 고농도로 주입하여 고농도 접합 영역(91, 92)을 형성한다.
그런 다음, 도 1에 도시한 바와 같이, 소밀 지역(A) 및 조밀 지역(B)의 반도체 기판(100) 위에 절연막(110)을 적층하고 화학 기계적 연마(CMP) 공정을 진행하여 평탄화한 다음, 절연막(110)을 패터닝하여 반도체 기판(100)의 고농도 접합 영역(91, 92)을 노출하는 접촉구(101, 102)를 만든다.
이어, 접촉구(101, 102) 내부를 금속 박막으로 채우고 화학 기계적 연마(CMP) 공정을 진행하여 금속 배선(111, 112)을 형성한다.
이와 같이, 반도체 소자의 소밀 지역(A)의 미세 패턴의 밀도를 높이기 위해 더미 금속(74, 76)을 형성하여 소밀 지역(A)에 존재하는 절연막(110)의 무너짐 현상을 방지함으로써, 무너짐 현상으로 인해 발생하는 쓸림 현상 및 부식 현상을 방지할 수 있으므로 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
본 발명에 따르면 반도체 기판 위에 소자가 조밀하게 배열되어 있지 않은 소밀 지역에 배치된 트렌치의 밑면을 요철 구조로 만들고, 소자 분리막 위에 더미 패턴을 만듦으로써 소밀 지역의 패턴 밀도를 높여 화학 기계적 연마 공정에 의해 무너짐 현상이 발생하는 것을 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (4)
- 소자의 패턴 밀집도에 따라 소밀 지역과 조밀 지역으로 나뉘어 트렌치가 형성되며, 상기 소밀 지역의 트랜치 밑면에는 복수개의 돌출부가 정사각형 모양으로 행렬(matrix) 형태로 형성되고, 상기 조밀 지역에 존재하는 상기 트렌치의 밑면은 평탄한 반도체 기판,상기 반도체 기판의 트렌치를 산화막으로 매립하여 형성된 소자 분리막,상기 소자 분리막 사이에 존재하는 반도체 기판 위에 형성된 게이트 절연막,상기 게이트 절연막 위에 형성된 게이트 전극,상기 소밀 지역에 존재하는 상기 소자 분리막 위에 존재하며 하부에 있는 트랜치 밑면에 형성된 복수개의 돌출부들 사이 영역에 형성된 더미 전극,상기 게이트 절연막 및 상기 게이트 전극의 측면에 형성된 스페이서,상기 반도체 기판 전면에 평탄하게 형성되며 접촉구를 갖는 절연막, 그리고상기 접촉구 내부를 채우는 금속 배선을 포함하여 구성되는 반도체 소자.
- 반도체 기판 상에 소자의 패턴 밀집도에 따라 소밀 지역과 조밀 지역으로 나뉘는 반도체 소자 제조 방법에 있어서,상기 반도체 기판을 패터닝 하여 상기 소밀 지역에 돌출부를 포함하는 제1 트렌치 및 상기 조밀 지역에 제2 트렌치를 형성하는 단계,상기 제1 및 제2 트렌치 내부를 산화막으로 채우고 화학 기계적 연마 공정을 통해 소자 분리막을 형성하는 단계,상기 소자 분리막 사이에 존재하는 상기 반도체 기판 위에 게이트 절연막을 형성하는 단계,상기 소밀 지역 및 상기 조밀 지역의 반도체 기판 상부에 다결정 실리콘 박막을 적층하는 단계,상기 다결정 실리콘 박막을 패터닝 하여 상기 게이트 절연막 상에 게이트 전극을 형성하고 상기 소밀 지역에 존재하는 상기 소자 분리막 위에 더미 패턴(dummy pattern)을 형성하는 단계,상기 반도체 기판 전면에 절연막을 도포하고 화학 기계적 연마 공정을 진행하는 단계,상기 절연막을 감광막을 이용한 마스크로 패터닝 하여 접촉구를 형성하는 단계, 그리고상기 접촉구 내부를 채우는 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제2항에서,상기 제1 트렌치의 돌출부는 4μm의 폭을 갖는 정사각형으로 형성하며, 이웃하는 돌출부와 3μm 간격으로 떨어져 형성하는 반도체 소자의 제조 방법.
- 제2항에서,상기 더미 패턴은 상기 돌출부 사이 영역 위에 형성하는 반도체 소자의 제조 방법.
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| KR20030002702A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
-
2005
- 2005-11-29 KR KR1020050114669A patent/KR100691131B1/ko not_active IP Right Cessation
Patent Citations (2)
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|---|
| 1020030002702 |
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