JP2009239302A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009239302A
JP2009239302A JP2009162579A JP2009162579A JP2009239302A JP 2009239302 A JP2009239302 A JP 2009239302A JP 2009162579 A JP2009162579 A JP 2009162579A JP 2009162579 A JP2009162579 A JP 2009162579A JP 2009239302 A JP2009239302 A JP 2009239302A
Authority
JP
Japan
Prior art keywords
dummy
wirings
patterns
dummy patterns
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009162579A
Other languages
English (en)
Other versions
JP2009239302A5 (ja
Inventor
Kenichi Kuroda
謙一 黒田
Kozo Watabe
浩三 渡部
Hirohiko Yamamoto
裕彦 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2009162579A priority Critical patent/JP2009239302A/ja
Publication of JP2009239302A publication Critical patent/JP2009239302A/ja
Publication of JP2009239302A5 publication Critical patent/JP2009239302A5/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ１と相対的に面積の小さい第２ダミーパターンＤＰ２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ１で占めることで、マスクのデータ量の増加を抑えることができる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、その製造工程にＣＭＰ（chemical mechanical polishing）法を用いた平坦化工程を含む半導体装置に適用して有効な技術に関する。
隣接する半導体素子を互いに電気的に分離するアイソレーションの一つに、素子分離領域となる半導体基板に溝を設け、これに絶縁膜を埋め込むことにより形成されるトレンチアイソレーション（trench isolation）がある。
このトレンチアイソレーションは、たとえば以下の方法で形成される。まず、半導体基板の素子分離領域にドライエッチングによって、たとえば０.４μｍ程度の深さの溝を形成し、次いで半導体基板に熱酸化処理を施すことによって、半導体基板の露出している表面に、たとえば２０ｎｍ程度の厚さの第１絶縁膜を形成する。この後、半導体基板上に第２絶縁膜を堆積して溝の内部を埋め込んだ後、この第２絶縁膜の表面を、たとえばＣＭＰ法で研磨することによって溝の外部の第２絶縁膜を除去し、溝の内部にのみ第２絶縁膜を残すことでトレンチアイソレーションが形成される。
ところで、素子分離領域の幅が相対的に大きくなると、ＣＭＰ工程において局所的に第２絶縁膜の研磨が速くなり、溝の中央部が窪む、いわゆるディッシング（dishing）現象が生じやすくなる。しかし、このディッシング現象を抑えて素子分離領域における第２絶縁膜の表面の平坦性を向上する方法としては、いくつかの方法が提案されており、その一つにダミーパターンを設ける方法がある。
たとえば、特開平１０−９２９２１号公報（特許文献１）には、アクティブデバイスのない部分とアクティブデバイスのある部分との占有密度が等しくなるように、各ダミー構造体が、アクティブデバイスのない部分に配置され、それにより半導体基板の表面に亘って研磨速度を均等にする方法が開示されている。
また、本発明者は、素子分離領域に、規則的にダミーパターンを配置する方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
図２８は、本発明者が検討した第１のダミーパターン配置方法を示す。半導体素子が形成される素子形成領域（図中、破線枠内の領域）ＤＡ以外の半導体素子が形成されないダミー領域（図中、破線枠外の領域）ＦＡに、複数のダミーパターンＤＰＡ１が規則的に配置されている。複数のダミーパターンＤＰＡ１は、同一形状、同一寸法であって、これらがダミー領域ＦＡに同一間隔で敷き詰められている。
活性領域ＡＣ以外の素子形成領域ＤＡおよびダミー領域ＦＡが素子分離領域ＩＳであって、通常は、この分離領域ＩＳ全体にトレンチアイソレーションが形成される。このため、特に、活性領域ＡＣから離れたダミー領域ＦＡにおいて、前記ＣＭＰ工程でのディッシングが生じやすく、埋め込み絶縁膜の表面の平坦性が得られにくいという問題があった。しかし、複数のダミーパターンＤＰ１を配置することによって、ダミー領域ＦＡにおけるディッシングを防ぐことが可能となり、ダミー領域ＦＡにおける埋め込み絶縁膜の表面の平坦性を向上することができる。
図２９は、本発明者が検討した第２のダミーパターン配置方法を示す。前記図２８と同様に、半導体素子が形成される素子形成領域ＤＡ以外の半導体素子が形成されないダミー領域ＦＡに、複数のダミーパターンＤＰＡ２が規則的に配置されており、ダミー領域ＦＡにおけるディッシングを防ぐことが可能である。ダミーパターンＤＰＡ２の寸法は、前記ダミーパターンＤＰＡ１の寸法と比して小さく、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ（図中、枠線で示す）近くのダミー領域ＦＡにまで、ダミーパターンＤＰＡ２を配置することができる。
特開平１０−９２９２１号公報
しかしながら、本発明者が検討したところ、前記アクティブデバイスのない部分にダミー構造体を配置する場合、そのダミー構造体の中には形状が複雑となるものがあり、特に区画しているダミー構造体の内部に絶縁膜が完全に埋め込まれないという問題が生じた。また、形成するには小さすぎるダミー構造体を除去する工程が必要となるため、製造工程に要する時間が増加することも考えられた。
さらに、前記第１のダミーパターン配置方法および前記第２のダミーパターン配置方法においては、以下の課題があることを本発明者は見いだした。
まず、第１のダミーパターン配置方法では、ダミーパターンＤＰＡ１の寸法が相対的に大きいため、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬに近いダミー領域ＦＡにおいて、ダミーパターンＤＰＡ１を配置することができない領域が生じ、この領域が相対的に広くなった場合には、ディッシングが生ずることが明らかとなった。
第２のダミーパターン配置方法では、ダミーパターンＤＰＡ２の寸法が相対的に小さいことから、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンＤＰＡ２を配置することができる。これにより、前記ダミーパターンＤＰＡ１が配置できなかった領域にも、ダミーパターンＤＰＡ２を配置することができるので、第２のダミーパターン配置方法では、第１のダミーパターン配置方法と比して、境界ＢＬに近いダミー領域ＦＡにまで埋め込み絶縁膜の表面の平坦性を向上することができる。
しかしながら、第２のダミーパターン配置方法を用いると、ダミー領域ＦＡに配置されるダミーパターンＤＰＡ２の数が多くなり、マスクを作成する際の座標データ量が著しく増加してしまう。これにより、計算機での演算処理時間が増加し、さらにマスク基板上へパターンを描画する時間が増加するため、マスクの作成のスループットが著しく低下するという問題が生ずる。特に、ＡＳＩＣ（application specific integrated circuit：特定用途向き集積回路）に、第２のダミーパターン配置方法を採用すると、マスクの作成に要する時間が増えるため、短期間でのＡＳＩＣの開発に支障を来すという問題がある。
本発明の目的は、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供することにある。
また、本発明の目的は、半導体装置の製造工程に要する時間を増加させることなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、半導体基板に形成された素子分離領域と、素子分離領域によって規定された半導体基板の活性領域、複数の第１ダミーパターンおよび複数の第２ダミーパターンと、半導体基板上に形成された第１層間絶縁膜と、第１層間絶縁膜上に形成された複数の第１配線と、複数の第１配線を覆うように第１層間絶縁膜上に形成された第２層間絶縁膜とを有する半導体装置である。
素子分離領域は半導体基板に形成された溝内に絶縁膜が埋め込まれた領域であり、活性領域は半導体素子が形成された領域であり、複数の第１ダミーパターンおよび複数の第２ダミーパターンは半導体素子が形成されない領域である。複数の第２ダミーパターンは、複数の第１ダミーパターンよりも形状が小さく、かつ、面積が小さくなるように形成されており、複数の第１ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、複数の第２ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されている。また、第２ダミーパターンの１辺の寸法に複数の第２ダミーパターン同士の間隔を加えた値は、第１ダミーパターンの１辺の寸法に複数の第１ダミーパターン同士の間隔を加えた値よりも小さい。
そして、複数の第１配線は、半導体素子と接続された配線および半導体素子と接続されない複数のダミー配線を含み、複数のダミー配線は、複数の第１ダミー配線および複数の第１ダミー配線よりも形状が小さく、かつ、面積が小さい複数の第２ダミー配線を含み、複数の第１ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、複数の第２ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されている。また、第２ダミー配線の１辺の寸法に複数の第２ダミー配線同士の間隔を加えた値は、第１ダミー配線の１辺の寸法に複数の第１ダミー配線同士の間隔を加えた値よりも小さい。
そして、複数の第１ダミー配線および複数の第２ダミー配線は、複数の第１ダミーパターンおよび複数の第２ダミーパターンの上部に形成されており、複数の第２ダミーパターンは、活性領域と隣接して配置され、かつ、活性領域と第１ダミーパターンとの間に位置しており、複数の第２ダミー配線は、半導体素子と接続された配線と隣接して配置され、かつ、半導体素子と接続された配線と第１ダミー配線との間に位置している。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
少なくとも２つのダミーパターン群を配置することにより、複数の凹部に埋め込まれた部材表面の平坦性を向上することが可能となる。
さらに、ダミー領域のうち相対的に広い領域を相対的に面積の大きいダミーパターンで占めることで、マスクを作成する際の座標データ量の増加を抑えてマスク作成に要する時間の増加を抑えることができる。これにより、半導体装置の製造工程に要する時間を増加させることなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することが可能となる。
本実施の形態１のロジック集積回路装置の一例を示した要部平面図である。 図１のＡ−Ａ線の断面図である。 ダミーパターンのピッチおよび寸法を説明するための平面図である。 ダミーパターンの配置の一例を説明するための平面図である。 ダミーパターンの作成方法の一例を示す工程図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態１であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態２であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態２であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態３であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態３であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態３であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態３であるロジック集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。 本実施の形態４の他のロジック集積回路装置の一例を示した要部平面図である。 ダミーパターンのピッチおよび寸法を説明するための平面図である。 本実施の形態５の配線のダミーパターンの一例を示す要部平面図である。 配線のダミーパターンのピッチおよび寸法を説明するための平面図である。 本実施の形態５の配線にダミーパターンを用いたロジック集積回路装置の一例を示す要部断面図である。 本発明者が検討した第１のダミーパターンの配置方法を示す平面図である。 本発明者が検討した第２のダミーパターンの配置方法を示す平面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
本実施の形態において説明された形状において、「正方形」「長方形」などの形状表現は、設計思考上の形状、マスクパターンのデータ上の形状、マスク上の形状およびパターニングされた集積回路装置上の実パターンの形状を含み、リソグラフィなどの加工上の問題などでコーナ部などが幾何学上の形状から若干変形されているものも実質的に含むものとする。
（実施の形態１）
本実施の形態１であるダミーパターンの配置例を図１〜図５によって説明する。図１は、ロジック集積回路装置の一例を示した要部平面図、図２は、図１のＡ−Ａ線の断面図、図３は、ダミーパターンのピッチおよび寸法を説明するための平面図、図４は、ダミーパターンの配置の一例を説明するための平面図、図５は、ダミーパターンの作成方法の一例を示す工程図である。
図１に示すように、破線で示す境界ＢＬの内側が、半導体素子が形成される素子形成領域ＤＡであり、境界ＢＬの外側が、半導体素子が形成されないダミー領域ＦＡである。
素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬは、素子分離領域ＩＳ上に延在する導体膜のレイアウトおよび活性領域ＡＣのレイアウトから決められる。導体膜の下方にダミーパターンが形成されると容量負荷が増加するなどの問題が生じるため、導体膜とダミーパターンが重ならないように上記境界ＢＬを決める必要がある。本実施の形態１では、素子分離領域ＩＳ上に延在する導体膜のレイアウトおよび活性領域ＡＣのレイアウトを基に、これに容量負荷を低減するに必要な余裕寸法、リソグラフィ技術における合わせ精度などを考慮して、上記境界ＢＬが決定される。
素子形成領域ＤＡには、図１および図２に示すように、ＣＭＯＳＦＥＴ（complementary metal oxide semiconductor Field effect transistor）Ｃ１，Ｃ２，Ｃ３が形成されている。半導体基板１の主面に形成された分離溝２ａに酸化シリコン膜３が埋め込まれた素子分離領域ＩＳによって、活性領域ＡＣが規定されている。
半導体基板１の主面にはｐ型ウェル４およびｎ型ウェル５が形成されており、ｐ型ウェル４にはｎチャネルＭＩＳＦＥＴ（metal insulator semiconductor FET）、ｎ型ウェル５にはｐチャネルＭＩＳＦＥＴが形成される。半導体基板１の主面上にはｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート絶縁膜６を介してゲート電極７が形成されている。ゲート絶縁膜６は、たとえば熱酸化法により形成された酸化シリコン膜とすることができ、ゲート電極７は、たとえばＣＶＤ（chemical vapor deposition）法により形成された多結晶シリコン膜とすることができる。多結晶シリコン膜の表面には、電気抵抗低減のためのシリサイド層が形成されていてもよい。また、ゲート電極７は活性領域ＡＣから素子分離領域ＩＳ上に延在するように形成されている。
ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電極７の側壁にはサイドウォールスペーサ８が形成されている。このサイドウォールスペーサ８は、たとえば酸化シリコン膜または窒化シリコン膜とすることができる。また、ｎチャネルＭＩＳＦＥＴのゲート電極７の両側のｐ型ウェル４にはチャネル領域を挟んでソース、ドレイン拡張領域９ａが形成され、さらにソース、ドレイン拡張領域９ａの外側にはソース、ドレイン拡散領域９ｂが形成されている。同様に、図示はしないが、ｐチャネルＭＩＳＦＥＴのゲート電極７の両側のｎ型ウェル５にはチャネル領域を挟んでソース、ドレイン拡張領域が形成され、さらにソース、ドレイン拡張領域の外側にはソース、ドレイン拡散領域が形成されている。ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのソース、ドレインは、いわゆるＬＤＤ（lightly doped drain）構造をなしている。
素子形成領域ＤＡに形成されたＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３は層間絶縁膜１０で覆われており、この層間絶縁膜１０には活性領域ＡＣのｐ型ウェル４およびｎ型ウェル５、さらにゲート電極７に達するコンタクトホール１１が形成されている。層間絶縁膜１０は、たとえば酸化シリコン膜とすることができ、その表面はエッチバック法またはＣＭＰ法により平坦化されていることが好ましい。層間絶縁膜１０上には配線が形成されるが、その図示は省略する。
ダミー領域ＦＡには、複数の相対的に面積の大きい第１ダミーパターンＤＰ１（図１中、相対的に薄い網掛けのハッチングで示す）および複数の相対的に面積の小さい第２ダミーパターンＤＰ２（図１中、相対的に濃い網掛けのハッチングで示す半導体島）が規則的に配置されている。図３に示すように、第１ダミーパターンＤＰ１は、一辺の寸法が行方向、列方向共にＬａであって、活性領域ＡＣに相当する正方形の半導体島で構成され、ダミー領域のうち相対的に広い領域を占めている。第２ダミーパターンＤＰ２は、一辺の寸法が行方向、列方向共にＬｂであって、活性領域ＡＣに相当する正方形の半導体島で構成され、ダミー領域のうち相対的に狭い領域に配置されている。
ここで、第１ダミーパターンＤＰ１の一辺の寸法Ｌａは第２ダミーパターンＤＰ２の一辺の寸法Ｌｂよりも大きく設定されるが、隣接する第１ダミーパターンＤＰ１間のスペース寸法と隣接する第２ダミーパターンＤＰ２間のスペース寸法とは同じスペース寸法Ｓａに設定されており、第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２はお互いに同じ間隔で離れている。
また、図４に示すうように、第１ダミーパターンＤＰ１の一辺の寸法Ｌａにスペース寸法Ｓａを加えたパターンサイズは、行方向、列方向共に第２ダミーパターンＤＰ２の一辺の寸法Ｌｂにスペース寸法Ｓａを加えたパターンサイズの整数倍となっており、Ｌａ＋Ｓａ＝Ｎ×（Ｌｂ＋Ｓａ）（Ｎ≧１の整数）の関係を満たしている。これにより、ダミー領域ＦＡに寸法の異なる第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２を規則的に複数配置することができるので、マスクを作成する際の座標データが増加しても、計算機での演算処理時間の増加を抑えることが可能となる。
また、第１ダミーパターンＤＰ１の寸法Ｌａ、第２ダミーパターンＤＰ２の寸法Ｌｂおよびスペース寸法Ｓａは、最小許容寸法（パターン設計上許される最小寸法）以上に設定されている。これらの値が最小許容寸法よりも小さくなると、素子分離領域ＩＳを形成する際、レジストパターンの剥離、ドライエッチング工程での分離溝の加工不良、または分離溝内への酸化シリコン膜の埋め込み不良などの問題が生ずるためである。たとえば第１ダミーパターンＤＰ１の一辺の寸法Ｌａは２.０μｍ、第２ダミーパターンＤＰ２の一辺の寸法Ｌｂは０.８μｍ、スペース寸法Ｓａは０.４μｍに設定される。
次に、図５を用いて、ダミーパターンの配置方法を説明する。ダミーパターンは、まず計算機で自動プログラムを用いてその配置データが作成される。次いで、この配置データを基にマスク基板上にダミーパターンが描画され、マスクを介してダミーパターンが半導体基板に転写される。ここでは、自動プラグラムを用いた第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２の配置データの作成方法を説明する。
まず、第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２の配置禁止領域（素子形成領域ＤＡ）を求める（図５の工程１００）。前述したように、素子分離領域ＩＳ上に延在する導体膜のレイアウトおよび活性領域ＡＣのレイアウトを基に、これに容量負荷を低減するに必要な余裕寸法、リソグラフィ技術における合わせ精度などを考慮して、上記配置禁止領域が決定される。すなわち、素子分離領域ＩＳ上に延在する導体膜の座標データおよび活性領域ＡＣの座標データにそれぞれ規格寸法データが加えられ、得られた全てのデータのｏｒをとることで配置禁止領域の座標データが求められる。たとえば、ＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３が形成される活性領域ＡＣから２μｍ離れた領域を第１配置禁止領域とし、ＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３のゲート電極から１μｍ離れた領域を第２配置禁止領域とし、上記第１配置禁止領域と上記第２配置禁止領域のｏｒ領域を第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２の配置禁止領域とする。
次に、相対的に面積の大きい第１ダミーパターンＤＰ１をダミー領域ＦＡの大部分に敷きつめる（図５の工程１０１）。たとえば半導体基板１の全面に第１ピッチでメッシュを作成した後、第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２の配置禁止領域に掛かるメッシュを除去する。または、半導体基板１の全面に第１ピッチでメッシュを作成した後、第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２の配置禁止領域のメッシュを除去し、さらに最小許容寸法以下のメッシュを除去する。この後、メッシュに第１ダミーパターンＤＰ１を配置する。なお、ここでの第１ピッチとは、第１ダミーパターンＤＰ１の一辺の寸法Ｌａにスペース寸法Ｓａを加えたパターンサイズ（Ｌａ＋Ｓａ）である。
次に、相対的に面積の小さい第２ダミーパターンＤＰ２の配置禁止領域を求める（図５の工程１０２）。前記工程１００で求めた第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２の配置禁止領域に、前記工程１０１で第１ダミーパターンＤＰ１が敷き詰められた領域を加えて、第２ダミーパターンＤＰ２の配置禁止領域とする。
次に、相対的に面積の小さい第２ダミーパターンＤＰ２をダミー領域ＦＡに敷きつめる（図５の工程１０３）。たとえば半導体基板１の全面に第２ピッチでメッシュを作成した後、第２ダミーパターンＤＰ２の配置禁止領域に掛かるメッシュを除去する。または、半導体基板１の全面に第２ピッチでメッシュを作成した後、第２ダミーパターンＤＰ２の配置禁止領域のメッシュを除去し、さらに最小許容寸法以下のメッシュを除去する。この後、メッシュに第２ダミーパターンＤＰ２を配置する。なお、ここでの第２ピッチとは、第２ダミーパターンＤＰ２の一辺の寸法Ｌｂにスペース寸法Ｓａを加えたパターンサイズ（Ｌｂ＋Ｓａ）であって、さらに第２ダミーパターンＤＰ２の第２ピッチは、第１ダミーパターンＤＰ１の第１ピッチの整数（Ｎ）分の１、すなわち１／２となっている。第２ダミーパターンＤＰ２の配置の容易さなどからも、第２ダミーパターンＤＰ２の第２ピッチを第１ダミーパターンＤＰ１の第１ピッチの整数分の１とするのが好ましい。
なお、本実施の形態１では、素子形成領域ＤＡから離れたダミー領域ＦＡに複数の第１ダミーパターンＤＰ１を配置し、素子形成領域ＤＡに近いダミー領域ＦＡに複数の第１ダミーパターンＤＰ２を配置しているが、これに限定されないことは言うまでもない。たとえば素子形成領域ＤＡに近いダミー領域ＦＡに複数の第１ダミーパターンＤＰ１を配置し、素子形成領域ＤＡから遠いダミー領域ＦＡに複数の第２ダミーパターンＤＰ２を配置してもよく、あるいはダミー領域ＦＡのほぼ全面に複数の第１ダミーパターンＤＰ１を配置し、第２ピッチが生じた隣接する第１ダミーパターンＤＰ１の間に複数の第２ダミーパターンＤＰ２を配置してもよい。
また、本実施の形態１では、素子形成領域ＤＡに形成された半導体素子として、ＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３を例示したが、他の半導体素子、たとえばＢｉ−ＣＭＯＳトランジスタであってもよい。
このように、本実施の形態１によれば、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまで第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２を配置することができるので、分離溝２，２ａ内に埋め込まれた酸化シリコン膜３の表面の平坦性をダミー領域ＦＡの全域において向上することができる。
さらに、ダミー領域ＦＡのうち相対的に広い領域を相対的に面積の大きい第１ダミーパターンＤＰ１で占めることで、相対的に面積の小さい第２ダミーパターンＤＰ２の配置数が相対的に少なくなり、マスクのデータ量の増加を抑えることができる。また、第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２の形状を正方形とすることにより、第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２は原点座標およびＸＹ座標の最も少ないデータ量で表現することができる。これらにより、マスクを作成する際の座標データ量の増加を抑えることが可能となり、計算機での演算処理時間、マスク基板上へのパターン描画時間などの増加を抑えることができる。
次に、本実施の形態１のロジック集積回路装置の製造方法の一例を図６〜図１６を用いて工程順に説明する。
まず、図６に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板１を用意する。次に、この半導体基板１を熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜１２を形成し、次いでその上層にＣＶＤ法で膜厚１２０〜２００ｎｍ程度の窒化シリコン膜１３を堆積した後、レジストパターンをマスクとして窒化シリコン膜１３、酸化シリコン膜１２および半導体基板１を順次ドライエッチングすることにより、半導体基板１に深さ０.３〜０.４μｍ程度の分離溝２，２ａを形成する。ダミー領域ＦＡには、その全領域が分離溝とならないように第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２が設けられている。
次に、分離溝２，２ａの内壁の界面状態を清浄するために、半導体基板１に熱酸化処理を施して、図示はしないが、半導体基板１の露出している表面に１０〜３０ｎｍ程度の薄い酸化シリコン膜を形成する。続いて、図７に示すように、半導体基板１上にＣＶＤ法またはプラズマＣＶＤ法で酸化シリコン膜３を堆積する。この酸化シリコン膜３の膜厚は、たとえば６００〜７００ｎｍ程度であって、境界ＢＬまたは素子形成領域ＤＡに形成されやすい相対的に大きい分離溝２ａに埋め込まれた酸化シリコン膜３の表面が窒化シリコン膜１３の表面よりも高くなるように形成されている。
次に、分離溝２の反転パターンのマスクを用意する。なお、このマスク上には、上記反転パターンのうち、境界ＢＬまたは素子形成領域ＤＡに形成されやすい相対的に大きい分離溝２ａのみのパターンが描画されており、たとえば、０.６μｍの特定寸法以下のパターンは除去される。このマスクを用いて酸化シリコン膜３上にレジストパターン１４を形成し、図８に示すように、レジストパターン１４をマスクとして酸化シリコン膜３をその膜厚の約１／２程度（たとえば３００ｎｍ程度）エッチング除去する。これにより、後のＣＭＰ工程において、境界ＢＬまたは素子形成領域ＤＡに形成されやすい相対的に大きい分離溝２ａに埋め込まれる酸化シリコン膜３の表面の平坦性を向上することができる。なお、レジストパターン１４の下の酸化シリコン膜３には角状の突起が形成されるが、この突起は後のＣＭＰ工程で研磨される。
次に、図９に示すように、レジストパターン１４を除去した後、図１０に示すように、ＣＭＰ法で酸化シリコン膜３を研磨して、分離溝２，２ａの内部に酸化シリコン膜３を残す。この時、窒化シリコン膜１３と酸化シリコン膜３との研磨速度を利用し、窒化シリコン膜１３を研磨時のストッパ層として機能させて、窒化シリコン膜１３が削り取られないようにする。窒化シリコン膜１３の削れ量は、たとえば６０ｎｍ程度に抑えられる。続いて、半導体基板１を約１０００℃で熱処理することにより、分離溝２に埋め込んだ酸化シリコン膜３をデンシファイ（焼き締め）する。次に、図１１に示すように、熱リン酸を用いたウェットエッチングで窒化シリコン膜１３を除去し、続いてその下層の酸化シリコン膜１２を除去する。
次に、図１２に示すように、半導体基板１のｎチャネルＭＩＳＦＥＴの形成領域にｐ型ウェル４を形成するためのｐ型不純物、たとえばボロン（Ｂ）をイオン注入し、ｐチャネルＭＩＳＦＥＴの形成領域にｎ型ウェル５を形成するためのｎ型不純物、たとえばリン（Ｐ）をイオン注入する。さらに、図示はしないが、チャネル領域に不純物をイオン注入する。この後、半導体基板１を熱酸化して、半導体基板１の表面にゲート絶縁膜６を、たとえば２ｎｍ程度の厚さで形成する。
次に、図１３に示すように、半導体基板１上に多結晶シリコン膜をＣＶＤ法で堆積した後、レジストパターンをマスクとして多結晶シリコン膜をエッチングし、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電極７を形成する。続いて、半導体基板１に、たとえば８００℃程度のドライ酸化処理を施す。
次いで、ｎ型ウェル５をレジスト膜で覆った後、ｎチャネルＭＩＳＦＥＴのゲート電極７をマスクとしてｐ型ウェル４にｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入し、ｎチャネルＭＩＳＦＥＴのソース、ドレイン拡張領域９ａを形成する。同様に、ｐ型ウェル４をレジスト膜で覆った後、ｐチャネルＭＩＳＦＥＴのゲート電極７をマスクとしてｎ型ウェル５にｐ型不純物、たとえばフッ化ボロン（ＢＦ２）をイオン注入し、ｐチャネルＭＩＳＦＥＴのソース、ドレイン拡張領域１５ａを形成する。
次に、図１４に示すように、半導体基板１上に絶縁膜、たとえば酸化シリコン膜または窒化シリコン膜をＣＶＤ法で堆積した後、この絶縁膜をＲＩＥ（reactive ion etching）法で異方性エッチングし、ｎチャネルＭＩＳＦＥＴのゲート電極７およびｐチャネルＭＩＳＦＥＴのゲート電極７のそれぞれの側壁に、絶縁膜からなるサイドウォールスペーサ８を形成する。
次いで、ｎ型ウェル５をレジスト膜で覆った後、ｎチャネルＭＩＳＦＥＴのゲート電極７およびサイドウォールスペーサ８をマスクとしてｐ型ウェル４にｎ型不純物、たとえばヒ素をイオン注入し、ｎチャネルＭＩＳＦＥＴのソース、ドレイン拡散領域９ｂを形成する。同様に、ｐ型ウェル４をレジスト膜で覆った後、ｐチャネルＭＩＳＦＥＴのゲート電極７をマスクとしてｎ型ウェル５にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴのソース、ドレイン拡散領域１５ｂを形成する。
次に、図１５に示すように、半導体基板１上に、たとえば酸化シリコン膜で構成される層間絶縁膜１０を形成した後、この層間絶縁膜１０の表面をエッチバック法またはＣＭＰ法を用いて平坦化する。次いで、レジストパターンをマスクとして層間絶縁膜１０をエッチングし、ｎチャネルＭＩＳＦＥＴのソース、ドレイン拡散領域９ｂおよびｐチャネルＭＩＳＦＥＴのソース、ドレイン拡散領域１５ｂに達するコンタクトホール１１を開孔する。なお、図示はしないが、同時にｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電極７に達するコンタクトホールが形成される。
次いで、図１６に示すように、層間絶縁膜１０の上層に金属膜、たとえばタングステン（Ｗ）膜を堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化することによって、上記コンタクトホール１１の内部に金属膜を埋め込みプラグ１６を形成する。その後、層間絶縁膜１０の上層に堆積した金属膜をエッチングして第１層配線１７を形成する。
この後、第１層配線１７よりも上層の配線を形成し、さらに表面保護膜を形成することによって、ロジック集積回路装置が略完成する。
（実施の形態２）
本実施の形態２は、前記実施の形態１で説明した図１の構造を形成する場合の他の製造方法を説明するものである。
本実施の形態２を説明する図１７および図１８は、前記実施の形態１において図６〜図７で説明した製造工程を経た後の半導体基板の要部断面図を示している。
ここでは、まず、半導体基板１に深さ０.３〜０.４μｍ程度の分離溝２，２ａを形成し、次いで半導体基板１上にＣＶＤ法またはプラズマＣＶＤ法で酸化シリコン膜３を堆積する。
次に、図１７に示すように、酸化シリコン膜３の上層に塗布性絶縁膜１８、たとえばＳＯＧ（spin on glass）膜を形成する。この塗布性絶縁膜１８は、その流動性から微細な段差がある場合にも、その表面を平坦化することができる。従って、上記酸化シリコン膜３の表面に窪みが生じた場合でも、塗布性絶縁膜１８の表面は平坦化される。続いて半導体基板１に熱処理を施して、塗布性絶縁膜１８中の溶剤を除去するとともに緻密化させる。この熱処理温度は、炉体アニールの場合は、たとえば４００〜５００℃程度、ＲＴＡ（rapid thermal annealing）の場合は、たとえば７００〜８００℃程度とすることができる。
次に、図１８に示すように、エッチバック法で塗布性絶縁膜１８をエッチングする。この際、酸化シリコン膜３のエッチング速度と塗布性絶縁膜１８のエッチング速度とがほぼ同じとなる条件を用いて、塗布性絶縁膜１８がほぼ全て除去するまでエッチングを行い、酸化シリコン膜３の表面を平坦化する。次いで、前記図１０に示したように、ＣＭＰ法で窒化シリコン膜２上の酸化シリコン膜３を研磨して、分離溝２，２ａの内部に酸化シリコン膜３を残す。
これ以降は、前記実施の形態１の図１１以降の図を用いて説明したのと同じなので説明を省略する。
このように、本実施の形態２によれば、境界ＢＬまたは素子形成領域ＤＡに形成されやすい相対的に大きい分離溝２ａに埋め込まれる酸化シリコン膜３の表面の平坦性を向上することができる。また、前記実施の形態１で酸化シリコン膜３の表面の平坦化に用いたレジストパターン１４を転写するマスクが不要となるので、前記実施の形態１と比べて製造コストを抑えることができる。
（実施の形態３）
本実施の形態３は、前記実施の形態１で説明した図１の構造を形成する場合の他の製造方法を図１９〜図２２を用いて説明するものである。
まず、図１９に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板１を熱酸化してその表面に膜厚２〜３ｎｍ程度の薄い酸化シリコン膜からなるゲート絶縁膜１９を形成する。次いでその上層にＣＶＤ法で膜厚５０ｎｍ程度の第１シリコン膜２０および１２０〜２００ｎｍ程度の窒化シリコン膜２１を順次堆積した後、レジストパターンをマスクとして窒化シリコン膜２１、第１シリコン膜２０およびゲート絶縁膜１９を順次ドライエッチングする。上記第１シリコン膜２０は非晶質シリコンまたは多結晶シリコンからなる。続いて上記レジストパターンを除去した後、窒化シリコン膜２１をマスクとして半導体基板１をドライエッチングすることにより、半導体基板１に深さ０.３〜０.４μｍ程度の分離溝２，２ａを形成する。ダミー領域ＦＡには、その全領域が分離溝とならないように第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２が設けられている。
次に、図示はしないが、半導体基板１の露出している表面に１０〜３０ｎｍ程度の薄い酸化シリコン膜を形成した後、図２０に示すように、半導体基板１上にＣＶＤ法またはプラズマＣＶＤ法で膜厚６００〜７００ｎｍ程度の酸化シリコン膜３を堆積する。次いで、図２１に示すように、たとえば前記実施の形態１の図８〜図１０を用いて説明した製造方法と同様にして、分離溝２，２ａの内部に酸化シリコン膜３を残す。
次に、図２２に示すように、熱リン酸を用いたウェットエッチングで窒化シリコン膜２１を除去する。この時、第１シリコン膜２０は除去せず、ＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３のゲート電極の一部として用いる。次いで、半導体基板１のｎチャネルＭＩＳＦＥＴの形成領域にｐ型ウェル４を形成するためのｐ型不純物をイオン注入し、ｐチャネルＭＩＳＦＥＴの形成領域にｎ型ウェル５を形成するためのｎ型不純物をイオン注入する。さらに、図示はしないが、チャネル領域に不純物をイオン注入する。この後、半導体基板１上に第２シリコン膜２２を形成し、第１シリコン膜２０および第２シリコン膜２２からなる積層膜によって、ＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３のゲート電極が構成される。
これ以降は、前記実施の形態１の図１３以降の図を用いて説明したのと同じなので説明を省略する。
このように、本実施の形態３によれば、素子分離領域ＩＳの形成に用いた第１シリコン膜をＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３のゲート電極の一部に用いることにより、素子分離領域ＩＳに埋め込まれた酸化シリコン膜３の落ち込みによる分離溝の端部の丸みに起因したドレイン電流−ゲート電圧特性に生じるキンクを防止することができる。
（実施の形態４）
本実施の形態４である他のダミーパターンの配置例を図２３および図２４によって説明する。図２３は、ロジック集積回路装置の他の例を示した要部平面図、図２４は、ダミーパターンのピッチおよび寸法を説明するための平面図である。
図２３に示すように、前記実施の形態１と同様に、破線で示す境界ＢＬの内側が、半導体素子が形成される素子形成領域ＤＡであって、この領域にはＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３が形成されている。さらに境界ＢＬの外側が、半導体素子が形成されないダミー領域ＦＡである。
ダミー領域ＦＡには、前記実施の形態１で説明した第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２に加えて、さらにこれらよりも面積が大きい長方形の第３ダミーパターンＤＰ３が配置されている。すなわち、ダミー領域ＦＡには形状、面積の異なる３種類のダミーパターン（第１ダミーパターンＤＰ１，第２ダミーパターンＤＰ２，第３ダミーパターンＤＰ３）が規則的に配置されている。上記第３ダミーパターンＤＰ３は、活性領域ＡＣに相当する長方形の半導体島（図２３中、相対的に薄い網掛けのハッチングで示す）で構成されている。
図２４に示すように、第３ダミーパターンＤＰ３の長辺の寸法Ｌａａおよび短辺の寸法Ｌａは、第２ダミーパターンＤＰ２の一辺の寸法Ｌｂよりも大きく設定されるが、隣接する第３ダミーパターンＤＰ３間のスペース寸法は、隣接する第２ダミーパターンＤＰ２間のスペース寸法Ｓａと同じである。
また、第３ダミーパターンＤＰ３の一辺の寸法は、行方向、列方向共に第２ダミーパターンＤＰ２の一辺の寸法Ｌｂにスペース寸法Ｓａを加えたパターンサイズの整数倍となっており、Ｌａａ＋Ｓａ＝Ｎ１（Ｌｂ＋Ｓａ），Ｌａ＋Ｓａ＝Ｎ２×（Ｌｂ＋Ｓａ）（Ｎ１，Ｎ２≧１の整数）の関係を満たしている。これにより、ダミー領域ＦＡに寸法の異なる第１ダミーパターンＤＰ１、第２ダミーパターンＤＰ２および第３ダミーパターンＤＰ３を規則的に複数配置することができるので、マスクを作成する際の座標データが増加しても、計算機での演算処理時間の増加を抑えることが可能となる。
第１ダミーパターンＤＰ１、第２ダミーパターンＤＰ２および第３ダミーパターンＤＰ３の配置データの作成は、前記実施の形態１で図５の工程図を用いて説明した第１ダミーパターンＤＰ１および第２ダミーパターンＤＰ２の配置データの作成方法と同様に行われる。
まず、第１ダミーパターンＤＰ１、第２ダミーパターンＤＰ２および第３ダミーパターンＤＰ３の配置禁止領域（素子形成領域ＤＡ）を求める。次いで、第３ダミーパターンＤＰ３をダミー領域ＦＡの大部分に敷きつめる。たとえば半導体基板１の全面に第３ピッチでメッシュを作成した後、第１ダミーパターンＤＰ１、第２ダミーパターンＤＰ２および第３ダミーパターンＤＰ３の配置禁止領域に掛かるメッシュを除去する。この後、メッシュに第３ダミーパターンＤＰ３を配置する。なお、ここでの第３ピッチとは、一辺が第３ダミーパターンＤＰ３の長辺の寸法Ｌａａにスペース寸法Ｓａを加えたパターンサイズ（Ｌａａ＋Ｓａ）、他辺が第３ダミーパターンＤＰ３の短辺の寸法Ｌａにスペース寸法Ｓａを加えたパターンサイズ（Ｌａ＋Ｓａ）である。
次に、第１ダミーパターンＤＰ１の配置禁止領域を求める。第１ダミーパターンＤＰ１、第２ダミーパターンＤＰ２および第３ダミーパターンＤＰ３の配置禁止領域に、第３ダミーパターンＤＰ３が敷き詰められた領域を加えて、第１ダミーパターンＤＰ１の配置禁止領域とする。次いで、第１ダミーパターンＤＰ１をダミー領域ＦＡに敷きつめる。たとえば半導体基板１の全面に第１ピッチでメッシュを作成した後、第１ダミーパターンＤＰ１の配置禁止領域に掛かるメッシュを除去する。この後、メッシュに第１ダミーパターンＤＰ１を配置する。なお、ここでの第１ピッチとは、第１ダミーパターンＤＰ１の一辺の寸法Ｌａにスペース寸法Ｓａを加えたパターンサイズ（Ｌａ＋Ｓａ）である。
次に、第２ダミーパターンＤＰ２の配置禁止領域を求める。第１ダミーパターンＤＰ１、第２ダミーパターンＤＰ２および第３ダミーパターンＤＰ３の配置禁止領域に、第１ダミーパターンＤＰ１および第３ダミーパターンＤＰ３が敷き詰められた領域を加えて、第２ダミーパターンＤＰ２の配置禁止領域とする。次いで、第２ダミーパターンＤＰ２をダミー領域ＦＡに敷きつめる。たとえば半導体基板１の全面に第２ピッチでメッシュを作成した後、第２ダミーパターンＤＰ２の配置禁止領域に掛かるメッシュを除去する。この後、メッシュに第２ダミーパターンＤＰ２を配置する。なお、ここでの第２ピッチとは、第２ダミーパターンＤＰ２の一辺の寸法Ｌｂにスペース寸法Ｓａを加えたパターンサイズ（Ｌｂ＋Ｓａ）である。
このように、本実施の形態４によれば、ダミーパターンはその面積の大小に関わらず、任意の形状を選択することができ、また３種類あるいはそれ以上のダミーパターンを組み合わせることができる。これにより、ダミーパターンの配置の自由度が増して、分離溝２，２ａ内に埋め込まれた酸化シリコン膜３の表面の平坦性を向上することができる。さらに、相対的に面積の大きいダミーパターンＤＰ３の配置数を増やすことで、マスクのデータ量の増加を抑えることができる。
（実施の形態５）
本実施の形態５である配線のダミーパターンの配置例を図２５〜図２７によって説明する。図２５は、配線のダミーパターンの一例を示す要部平面図、図２６は、配線のダミーパターンのピッチおよび寸法を説明するための平面図、図２７は、配線にダミーパターンを用いたロジック集積回路装置の一例を示す要部断面図である。
配線工程における表面段差に起因した不都合を克服するための方法の一つに配線ダミー方式がある。この方式は、配線と同じ材料からなるダミーパターン（導電島）を配線の間に敷きつめる方法であって、配線を被覆する絶縁膜の平坦化、さらには表面段差の緩和に有効な手段である。この配線ダミー方式に本発明を適用した実施の形態５を以下に説明する。
図２５に示すように、破線で示す境界ＢＬの内側が、配線ＭＬが形成される素子形成領域ＤＡであり、境界ＢＬの外側が、配線ＭＬが形成されないダミー領域ＦＡである。
ダミー領域ＦＡには、配線ＭＬと同一の導電層からなる複数の相対的に面積の大きい第１ダミー配線ＤＭＬ１および複数の相対的に面積の小さい第２ダミー配線ＤＭＬ２が規則的に配置されている。
図２６に示すように、ダミー領域ＦＡのうち相対的に広い領域を占める第１ダミー配線ＤＭＬ１は、長辺の寸法がＬｃａ、短辺の寸法がＬｃの長方形の導電島（図２５中、相対的に薄い網掛けのハッチングで示す）で構成され、第２ダミー配線ＤＭＬ２は、一辺の寸法が行方向、列方向共にＬｄの正方形の導電島（図２５中、相対的に濃い網掛けのハッチングで示す）で構成されている。
また、隣接する第１ダミー配線ＤＭＬ１間の行間スペース寸法と隣接する第２ダミー配線ＤＭＬ２間の行間スペース寸法とは同じスペース寸法Ｓｃに設定され、隣接する第１ダミー配線ＤＭＬ１間の列間スペース寸法と隣接する第２ダミー配線ＤＭＬ２間の行間スペース寸法とは同じスペース寸法Ｓｄに設定される。第１ダミー配線ＤＭＬ１の幅Ｌｃａ，Ｌｃおよび第２ダミー配線ＤＭＬ２の幅Ｌｄは、リソグラフィ技術およびドライエッチング技術で要求される最小ライン幅以上とし、スペースＳｃ，Ｓｄは、リソグラフィ技術およびドライエッチング技術で要求される最小スペース幅以上とする。
ここで、第１ダミー配線ＤＭＬ１の長辺の寸法Ｌｃａにスペース寸法Ｓｃを加えたパターンサイズは、第２ダミー配線ＤＭＬ２の一辺の寸法Ｌｄにスペース寸法Ｓｃを加えたパターンサイズの整数倍となっており、Ｌｃａ＋Ｓｃ＝Ｎ（Ｌｄ＋Ｓｃ）（Ｎ≧１の整数）の関係を満たしている。同様に、第１ダミー配線ＤＭＬ１の短辺の寸法Ｌｃにスペース寸法Ｓｄを加えたパターンサイズは、第２ダミー配線ＤＭＬ２の一辺の寸法Ｌｄにスペース寸法Ｓｄを加えたパターンサイズの整数倍となっており、Ｌｃ＋Ｓｄ＝Ｎ（Ｌｄ＋Ｓｄ）（Ｎ≧１の整数）の関係を満たしている。
図２７に、本実施の形態５の配線ダミー方式を適用したロジック集積回路装置の一例を示す半導体基板の要部断面図を示す。
たとえば前記実施の形態１の図２に記載したＣＭＯＳＦＥＴＣ１，Ｃ２，Ｃ３を覆って層間絶縁膜１０が形成され、層間絶縁膜１０上に、第１層配線１７が形成されている。層間絶縁膜１０の表面はＣＭＰ法またはエッチバック法などによって平坦化されている。さらに、第１層配線１７は層間絶縁膜２３によって覆われる。層間絶縁膜２３の表面はエッチバック法などによって平坦化されている。
層間絶縁膜２３の上層には、第２層配線２４およびダミー配線２５が形成されている。ここで、ダミー配線２５に、たとえば前記第１ダミー配線ＤＭＬ１および前記第２ダミー配線ＤＭＬ２が用いられる。第２層配線２４およびダミー配線２５は、同一の材料からなり同一工程で形成されるものである。材料としては、たとえばアルミニウム（Ａｌ）または銅（Ｃｕ）などの金属を例示することができる。
第２層配線２４およびダミー配線２５は層間絶縁膜２６によって覆われる。層間絶縁膜２６は、たとえば酸化シリコン膜、ＳＯＧ（spin on glass）および酸化シリコン膜からなる積層膜であり、上記酸化シリコン膜はＴＥＯＳ（tetra ethyl ortho silicate：Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いてプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜とすることができる。層間絶縁膜２６の表面は、ＣＭＰ法により研磨されたものであり、ダミー配線２５（第１ダミー配線ＤＭＬ１，第２ダミー配線ＤＭＬ２）を用いることで、その表面は平坦化されている。
さらに層間絶縁膜２６の上層に第３層配線２７が形成され、図示はしないが、最上層絶縁膜であるパッシベーション膜が形成されている。
なお、本実施の形態５では、第２層配線２４の形成工程でダミー配線２５を配置したが、第１層配線１７または第３層配線２７の形成工程でダミー配線を配置してもよい。また、第３層配線２７よりも上層の配線を形成した場合でも、これら配線の形成工程でダミー配線を配置することも可能である。
このように、本実施の形態５によれば、相対的に面積の大きい第１ダミー配線ＤＭＬ１と相対的に面積の小さい第２ダミー配線ＤＭＬ２とを用いることにより、ダミー領域ＦＡの全域にダミー配線２５が配置できるので、第２層配線２４の上層に形成される層間絶縁膜２６の表面の平坦性が向上する。さらに、ダミー領域ＦＡのうち相対的に広い領域を相対的に面積の大きい第１ダミー配線ＤＭＬ１で占めることで、相対的に面積の小さい第２ダミー配線ＤＭＬ２の配置数が相対的に少なくなり、マスクのデータ量の増加を抑えることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、前記実施の形態では、ダミーパターンの形状を正方形または長方形としているが、これに限られるものではなく、三角系、台形、円あるいは他の多角形としてもよい。
本発明は、その製造工程にＣＭＰ法を用いた平坦化工程を含む半導体装置に適用することができる。
１ 半導体基板
２ 分離溝
２ａ 分離溝
３ 酸化シリコン膜
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ａ ソース、ドレイン拡張領域
９ｂ ソース、ドレイン拡散領域
１０ 層間絶縁膜
１１ コンタクトホール
１２ 酸化シリコン膜
１３ 窒化シリコン膜
１４ レジストパターン
１５ａ ソース、ドレイン拡張領域
１５ｂ ソース、ドレイン拡散領域
１６ プラグ
１７ 第１層配線
１８ 塗布性絶縁膜
１９ ゲート絶縁膜
２０ 第１シリコン膜
２１ 窒化シリコン膜
２２ 第２シリコン膜
２３ 層間絶縁膜
２４ 第２層配線
２５ ダミー配線
２６ 層間絶縁膜
２７ 第３層配線
ＤＡ 素子形成領域
ＦＡ ダミー領域
ＡＣ 活性領域
ＩＳ 素子分離領域
ＢＬ 境界
ＭＬ 配線
ＤＰ１ 第１ダミーパターン
ＤＰ２ 第２ダミーパターン
ＤＰ３ 第３ダミーパターン
ＤＭＬ１ 第１ダミー配線
ＤＭＬ２ 第２ダミー配線
ＤＰＡ１ ダミーパターン
ＤＰＡ２ ダミーパターン
Ｃ１ ＣＭＯＳＦＥＴ
Ｃ２ ＣＭＯＳＦＥＴ
Ｃ３ ＣＭＯＳＦＥＴ

Claims (14)

  1. 半導体基板に形成された素子分離領域と、
    前記素子分離領域によって規定された前記半導体基板の活性領域、複数の第１ダミーパターンおよび複数の第２ダミーパターンと、
    前記半導体基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された複数の第１配線と、
    前記複数の第１配線を覆うように前記第１層間絶縁膜上に形成された第２層間絶縁膜とを有する半導体装置であって、
    前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜が埋め込まれた領域であり、
    前記活性領域は半導体素子が形成された領域であり、
    前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンは前記半導体素子が形成されない領域であり、
    前記複数の第２ダミーパターンは、前記複数の第１ダミーパターンよりも形状が小さく、かつ、面積が小さくなるように形成されており、
    前記複数の第１ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記複数の第２ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記第２ダミーパターンの１辺の寸法に前記複数の第２ダミーパターン同士の間隔を加えた値は、前記第１ダミーパターンの１辺の寸法に前記複数の第１ダミーパターン同士の間隔を加えた値よりも小さく、
    前記複数の第１配線は、前記半導体素子と接続された配線および前記半導体素子と接続されない複数のダミー配線を含み、
    前記複数のダミー配線は、複数の第１ダミー配線および前記複数の第１ダミー配線よりも形状が小さく、かつ、面積が小さい複数の第２ダミー配線を含み、
    前記複数の第１ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記複数の第２ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記第２ダミー配線の１辺の寸法に前記複数の第２ダミー配線同士の間隔を加えた値は、前記第１ダミー配線の１辺の寸法に前記複数の第１ダミー配線同士の間隔を加えた値よりも小さく、
    前記複数の第１ダミー配線および前記複数の第２ダミー配線は、前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンの上部に形成されており、
    前記複数の第２ダミーパターンは、前記活性領域と隣接して配置され、かつ、前記活性領域と前記第１ダミーパターンとの間に位置しており、
    前記複数の第２ダミー配線は、前記半導体素子と接続された配線と隣接して配置され、かつ、前記半導体素子と接続された配線と前記第１ダミー配線との間に位置していることを特徴とする半導体装置。
  2. 半導体基板に形成された素子分離領域と、
    前記素子分離領域によって規定された前記半導体基板の活性領域、複数の第１ダミーパターンおよび複数の第２ダミーパターンと、
    前記半導体基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された複数の第１配線と、
    前記複数の第１配線を覆うように前記第１層間絶縁膜上に形成された第２層間絶縁膜とを有する半導体装置であって、
    前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜が埋め込まれた領域であり、
    前記活性領域は半導体素子が形成された領域であり、
    前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンは前記半導体素子が形成されない領域であり、
    前記複数の第２ダミーパターンは、前記複数の第１ダミーパターンよりも形状が小さく、かつ、面積が小さくなるように形成されており、
    前記複数の第１ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記複数の第２ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記第２ダミーパターンの１辺の寸法に前記複数の第２ダミーパターン同士の間隔を加えた値は、前記第１ダミーパターンの１辺の寸法に前記複数の第１ダミーパターン同士の間隔を加えた値よりも小さく、
    前記複数の第１配線は、前記半導体素子と接続された配線および前記半導体素子と接続されない複数のダミー配線を含み、
    前記複数のダミー配線は、複数の第１ダミー配線および前記複数の第１ダミー配線よりも形状が小さく、かつ、面積が小さい複数の第２ダミー配線を含み、
    前記複数の第１ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記複数の第２ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記第２ダミー配線の１辺の寸法に前記複数の第２ダミー配線同士の間隔を加えた値は、前記第１ダミー配線の１辺の寸法に前記複数の第１ダミー配線同士の間隔を加えた値よりも小さく、
    前記複数の第１ダミー配線および前記複数の第２ダミー配線は、前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンの上部に形成されており、
    前記複数の第２ダミーパターンは、前記活性領域と隣接して配置され、かつ、前記活性領域と前記第１ダミーパターンとの間に位置しており、
    前記複数の第２ダミー配線は、前記半導体素子と接続された配線と隣接して配置され、かつ、前記半導体素子と接続された配線と前記第１ダミー配線との間に位置しており、
    前記複数の第１配線は、銅で形成されていることを特徴とする半導体装置。
  3. 半導体基板に形成された素子分離領域と、
    前記素子分離領域によって規定された前記半導体基板の活性領域、複数の第１ダミーパターンおよび複数の第２ダミーパターンと、
    前記半導体基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された複数の第１配線と、
    前記複数の第１配線を覆うように前記第１層間絶縁膜上に形成された第２層間絶縁膜とを有する半導体装置であって、
    前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜が埋め込まれた領域であり、
    前記活性領域は半導体素子が形成された領域であり、
    前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンは前記半導体素子が形成されない領域であり、
    前記複数の第２ダミーパターンは、前記複数の第１ダミーパターンよりも形状が小さく、かつ、面積が小さくなるように形成されており、
    前記複数の第１ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記複数の第２ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記第２ダミーパターンの１辺の寸法に前記複数の第２ダミーパターン同士の間隔を加えた値は、前記第１ダミーパターンの１辺の寸法に前記複数の第１ダミーパターン同士の間隔を加えた値よりも小さく、
    前記複数の第１配線は、前記半導体素子と接続された配線および前記半導体素子と接続されない複数のダミー配線を含み、
    前記複数のダミー配線は、複数の第１ダミー配線および前記複数の第１ダミー配線よりも形状が小さく、かつ、面積が小さい複数の第２ダミー配線を含み、
    前記複数の第１ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記複数の第２ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ規則的に配置されており、
    前記第２ダミー配線の１辺の寸法に前記複数の第２ダミー配線同士の間隔を加えた値は、前記第１ダミー配線の１辺の寸法に前記複数の第１ダミー配線同士の間隔を加えた値よりも小さく、
    前記複数の第１ダミー配線および前記複数の第２ダミー配線は、前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンの上部に形成されており、
    前記複数の第２ダミーパターンは、前記活性領域と隣接して配置され、かつ、前記活性領域と前記第１ダミーパターンとに挟まれるように位置しており、
    前記複数の第２ダミー配線は、前記半導体素子と接続された配線と隣接して配置され、かつ、前記半導体素子と接続された配線と前記第１ダミー配線とに挟まれるように位置しており、
    前記複数の第１配線は、銅で形成されており、
    前記複数の第１ダミーパターンの形状および前記複数の第２ダミーパターンの形状は、それぞれ四角形であり、
    前記複数の第１ダミー配線の形状および前記複数の第２ダミー配線の形状は、それぞれ四角形であることを特徴とした半導体装置。
  4. 半導体基板に形成された素子分離領域と、
    前記素子分離領域によって規定された前記半導体基板の活性領域、複数の第１ダミーパターンおよび複数の第２ダミーパターンと、
    前記半導体基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された複数の第１配線と、
    前記複数の第１配線を覆うように前記第１層間絶縁膜上に形成された第２層間絶縁膜とを有する半導体装置であって、
    前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜が埋め込まれた領域であり、
    前記活性領域は半導体素子が形成された領域であり、
    前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンは前記半導体素子が形成されない領域であり、
    前記複数の第２ダミーパターンは、前記複数の第１ダミーパターンよりも形状が小さく、かつ、面積が小さくなるように形成されており、
    前記複数の第１ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記複数の第２ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記第２ダミーパターンの１辺の寸法に前記複数の第２ダミーパターン同士の間隔を加えた値は、前記第１ダミーパターンの１辺の寸法に前記複数の第１ダミーパターン同士の間隔を加えた値よりも小さく、
    前記複数の第１配線は、前記半導体素子と接続された配線および前記半導体素子と接続されない複数のダミー配線を含み、
    前記複数のダミー配線は、複数の第１ダミー配線および前記複数の第１ダミー配線よりも形状が小さく、かつ、面積が小さい複数の第２ダミー配線を含み、
    前記複数の第１ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記複数の第２ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記第２ダミー配線の１辺の寸法に前記複数の第２ダミー配線同士の間隔を加えた値は、前記第１ダミー配線の１辺の寸法に前記複数の第１ダミー配線同士の間隔を加えた値よりも小さく、
    前記複数の第１ダミー配線および前記複数の第２ダミー配線は、前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンの上部に形成されており、
    前記複数の第２ダミーパターンは、前記活性領域と隣接して配置され、かつ、前記活性領域と前記第１ダミーパターンとの間に位置しており、
    前記複数の第２ダミー配線は、前記半導体素子と接続された配線と隣接して配置され、かつ、前記半導体素子と接続された配線と前記第１ダミー配線との間に位置していることを特徴とする半導体装置。
  5. 半導体基板に形成された素子分離領域と、
    前記素子分離領域によって規定された前記半導体基板の活性領域、複数の第１ダミーパターンおよび複数の第２ダミーパターンと、
    前記半導体基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された複数の第１配線と、
    前記複数の第１配線を覆うように前記第１層間絶縁膜上に形成された第２層間絶縁膜とを有する半導体装置であって、
    前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜が埋め込まれた領域であり、
    前記活性領域は半導体素子が形成された領域であり、
    前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンは前記半導体素子が形成されない領域であり、
    前記複数の第２ダミーパターンは、前記複数の第１ダミーパターンよりも形状が小さく、かつ、面積が小さくなるように形成されており、
    前記複数の第１ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記複数の第２ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記第２ダミーパターンの１辺の寸法に前記複数の第２ダミーパターン同士の間隔を加えた値は、前記第１ダミーパターンの１辺の寸法に前記複数の第１ダミーパターン同士の間隔を加えた値よりも小さく、
    前記複数の第１配線は、前記半導体素子と接続された配線および前記半導体素子と接続されない複数のダミー配線を含み、
    前記複数のダミー配線は、複数の第１ダミー配線および前記複数の第１ダミー配線よりも形状が小さく、かつ、面積が小さい複数の第２ダミー配線を含み、
    前記複数の第１ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記複数の第２ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記第２ダミー配線の１辺の寸法に前記複数の第２ダミー配線同士の間隔を加えた値は、前記第１ダミー配線の１辺の寸法に前記複数の第１ダミー配線同士の間隔を加えた値よりも小さく、
    前記複数の第１ダミー配線および前記複数の第２ダミー配線は、前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンの上部に形成されており、
    前記複数の第２ダミーパターンは、前記活性領域と隣接して配置され、かつ、前記活性領域と前記第１ダミーパターンとの間に位置しており、
    前記複数の第２ダミー配線は、前記半導体素子と接続された配線と隣接して配置され、かつ、前記半導体素子と接続された配線と前記第１ダミー配線との間に位置しており、
    前記複数の第１配線は、銅で形成されていることを特徴とする半導体装置。
  6. 半導体基板に形成された素子分離領域と、
    前記素子分離領域によって規定された前記半導体基板の活性領域、複数の第１ダミーパターンおよび複数の第２ダミーパターンと、
    前記半導体基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された複数の第１配線と、
    前記複数の第１配線を覆うように前記第１層間絶縁膜上に形成された第２層間絶縁膜とを有する半導体装置であって、
    前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜が埋め込まれた領域であり、
    前記活性領域は半導体素子が形成された領域であり、
    前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンは前記半導体素子が形成されない領域であり、
    前記複数の第２ダミーパターンは、前記複数の第１ダミーパターンよりも形状が小さく、かつ、面積が小さくなるように形成されており、
    前記複数の第１ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記複数の第２ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記第２ダミーパターンの１辺の寸法に前記複数の第２ダミーパターン同士の間隔を加えた値は、前記第１ダミーパターンの１辺の寸法に前記複数の第１ダミーパターン同士の間隔を加えた値よりも小さく、
    前記複数の第１配線は、前記半導体素子と接続された配線および前記半導体素子と接続されない複数のダミー配線を含み、
    前記複数のダミー配線は、複数の第１ダミー配線および前記複数の第１ダミー配線よりも形状が小さく、かつ、面積が小さい複数の第２ダミー配線を含み、
    前記複数の第１ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記複数の第２ダミー配線は、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記第２ダミー配線の１辺の寸法に前記複数の第２ダミー配線同士の間隔を加えた値は、前記第１ダミー配線の１辺の寸法に前記複数の第１ダミー配線同士の間隔を加えた値よりも小さく、
    前記複数の第１ダミー配線および前記複数の第２ダミー配線は、前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンの上部に形成されており、
    前記複数の第２ダミーパターンは、前記活性領域と隣接して配置され、かつ、前記活性領域と前記第１ダミーパターンとに挟まれるように位置しており、
    前記複数の第２ダミー配線は、前記半導体素子と接続された配線と隣接して配置され、かつ、前記半導体素子と接続された配線と前記第１ダミー配線とに挟まれるように位置しており、
    前記複数の第１配線は、銅で形成されており、
    前記複数の第１ダミーパターンの形状および前記複数の第２ダミーパターンの形状は、それぞれ四角形であり、
    前記複数の第１ダミー配線の形状および前記複数の第２ダミー配線の形状は、それぞれ四角形であることを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第２ダミーパターンの１辺の寸法に前記複数の第２ダミーパターン同士の間隔を加えた値は、前記第１ダミーパターンの１辺の寸法に前記複数の第１ダミーパターン同士の間隔を加えた値の整数分の一となっていることを特徴とする半導体装置。
  8. 請求項１〜７のいずれか１項に記載の半導体装置において、
    前記第２ダミー配線の１辺の寸法に前記複数の第２ダミー配線同士の間隔を加えた値は、前記第１ダミー配線の１辺の寸法に前記複数の第１ダミー配線同士の間隔を加えた値の整数分の一となっていることを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記半導体素子は、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたソース領域およびドレイン領域とを有する電界効果トランジスタであることを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記複数の第２ダミーパターンが形成される領域は、前記複数の第１ダミーパターンが形成される領域よりも狭い領域であることを特徴とする半導体装置。
  11. 請求項１〜１０のいずれか１項に記載の半導体装置において、
    前記複数の第２ダミー配線が形成される領域は、前記複数の第１ダミー配線が形成される領域よりも狭い領域であることを特徴とする半導体装置。
  12. 請求項１〜１１のいずれか１項に記載の半導体装置において、
    前記第２層間絶縁膜上に、複数の第２配線が形成されていることを特徴とする半導体装置。
  13. 請求項１〜１２のいずれか１項に記載の半導体装置において、
    前記活性領域は、前記複数の第１ダミーパターンおよび前記複数の第２ダミーパターンよりも形状が大きく、かつ、面積が大きいことを特徴とする半導体装置。
  14. 請求項１〜１３のいずれか１項に記載の半導体装置は、さらに、
    前記素子分離領域によって規定された前記半導体基板の複数の第３ダミーパターンを含み、
    前記複数の第３ダミーパターンは、前記複数の第１および第２ダミーパターンよりも形状が小さく、かつ、面積が小さくなるように形成されており、
    前記複数の第３ダミーパターンは、それぞれ同一形状で形成され、かつ、それぞれ同じ間隔で離れて配置されており、
    前記第３ダミーパターンの１辺の寸法に前記複数の第３ダミーパターン同士の間隔を加えた値は、前記第２ダミーパターンの１辺の寸法に前記複数の第２ダミーパターン同士の間隔を加えた値よりも小さいことを特徴とする半導体装置。
JP2009162579A 2009-07-09 2009-07-09 半導体装置 Pending JP2009239302A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009162579A JP2009239302A (ja) 2009-07-09 2009-07-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009162579A JP2009239302A (ja) 2009-07-09 2009-07-09 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007187319A Division JP2007311818A (ja) 2007-07-18 2007-07-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2009239302A true JP2009239302A (ja) 2009-10-15
JP2009239302A5 JP2009239302A5 (ja) 2011-06-16

Family

ID=41252807

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009162579A Pending JP2009239302A (ja) 2009-07-09 2009-07-09 半導体装置

Country Status (1)

Country Link
JP (1) JP2009239302A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180046765A (ko) * 2016-10-28 2018-05-09 삼성전기주식회사 스트립 기판
CN114647145A (zh) * 2022-05-23 2022-06-21 合肥新晶集成电路有限公司 光罩及半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306996A (ja) * 1996-03-14 1997-11-28 Matsushita Electric Ind Co Ltd 平坦化パターンの生成方法、平坦化パターンの生成装置及び半導体集積回路装置
JP2000114258A (ja) * 1998-09-29 2000-04-21 Toshiba Corp 半導体装置
JP2000286263A (ja) * 1999-03-29 2000-10-13 Nec Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306996A (ja) * 1996-03-14 1997-11-28 Matsushita Electric Ind Co Ltd 平坦化パターンの生成方法、平坦化パターンの生成装置及び半導体集積回路装置
JP2000114258A (ja) * 1998-09-29 2000-04-21 Toshiba Corp 半導体装置
JP2000286263A (ja) * 1999-03-29 2000-10-13 Nec Corp 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180046765A (ko) * 2016-10-28 2018-05-09 삼성전기주식회사 스트립 기판
KR102561928B1 (ko) * 2016-10-28 2023-08-01 삼성전기주식회사 스트립 기판
CN114647145A (zh) * 2022-05-23 2022-06-21 合肥新晶集成电路有限公司 光罩及半导体结构

Similar Documents

Publication Publication Date Title
KR100861614B1 (ko) 반도체장치 및 그 제조방법과 설계방법
CN109786458B (zh) 半导体器件及其形成方法
TWI520189B (zh) 具有電介質帽蓋於接觸件上之半導體設備之相關的製造方法
JP2010027904A (ja) 半導体装置の製造方法
CN106158628A (zh) 半导体结构及其制作工艺
JP2007311818A (ja) 半導体装置
JP2009060143A (ja) 半導体装置
JP2009239302A (ja) 半導体装置
JP2006191129A (ja) 半導体装置およびその製造方法
JP2006080310A (ja) 半導体装置及びその製造方法
US9230988B2 (en) Mechanisms for forming radio frequency (RF) area of integrated circuit structure
US20150140810A1 (en) Method of forming wirings
TWI664695B (zh) 半導體裝置之隔離區塊的製造方法、半導體裝置及其製造方法
JP2013074040A (ja) 半導体装置およびその製造方法
JP2013222765A (ja) 半導体装置、及び、半導体装置の製造方法
JP2013222720A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Effective date: 20090709

Free format text: JAPANESE INTERMEDIATE CODE: A621

A711 Notification of change in applicant

Effective date: 20100528

Free format text: JAPANESE INTERMEDIATE CODE: A712

A521 Written amendment

Effective date: 20110425

Free format text: JAPANESE INTERMEDIATE CODE: A523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120710

A02 Decision of refusal

Effective date: 20121106

Free format text: JAPANESE INTERMEDIATE CODE: A02