TWI664695B - 半導體裝置之隔離區塊的製造方法、半導體裝置及其製造方法 - Google Patents

Abstract

半導體裝置之隔離區塊的製造方法包含提供半導體基底，實施蝕刻製程，在半導體基底內形成複數個互相平行的溝槽，其中該些溝槽之間具有複數個條狀結構，該些條狀結構與該些溝槽在半導體基底中佔據第一區，且該些條狀結構與該些溝槽交錯排列，以及實施熱氧化製程，使得該些條狀結構氧化形成複數個氧化部，其中該些氧化部延伸至該些溝槽中且互相連接，以在半導體基底中形成隔離區塊。

Description

半導體裝置之隔離區塊的製造方法、半導體裝置及其製造方法

本發明是關於半導體裝置及其製造方法，特別是關於半導體裝置之隔離區塊及其製造方法。

半導體積體電路(integrated circuit，IC)工業在過去數十年間經歷了快速的成長。半導體材料與設計技術的進步使得電路越來越小也越來越複雜，特別是在高壓元件的應用上。

由於高壓元件之間需要藉由隔離區塊分隔一特定的距離，才能使電性訊號的傳輸不受高電壓的影響。由於整體元件的尺寸受限於此特定的距離，如何藉由電路的配置以達到最有效率的空間利用是一大課題，另一方面，半導體製程的成本也相對增加。為了在縮小元件尺寸的同時節省製程成本，半導體積體電路工業在材料與製程設計方面皆不斷地在進步，但目前的半導體積體裝置並非各方面皆令人滿意。

因此，半導體積體電路業界中的製程技術目前仍有需努力的方向。

本發明的實施例係藉由蝕刻製程在半導體基底內形成複數個互相平行且交錯排列的溝槽和條狀結構，接著，藉由熱氧化製程將前述之條狀結構氧化形成複數個互相連接且填充前述溝槽的氧化部，藉此在半導體基底中形成應力分布均勻的隔離區塊，避免因應力分布不均造成晶圓翹曲的問題。

此外，本發明的實施例藉由蝕刻和熱氧化製程在半導體基底內有效率地形成一個大範圍的隔離區塊，使得高壓元件的電路配置更富彈性，以及降低半導體裝置的製程成本。

根據一些實施例，提供半導體裝置之隔離區塊的製造方法。半導體裝置之隔離區塊的製造方法包含提供半導體基底，實施蝕刻製程，在半導體基底內形成複數個互相平行的溝槽，其中該些溝槽之間具有複數個條狀結構，該些條狀結構與該些溝槽在半導體基底中佔據第一區，且該些條狀結構與該些溝槽交錯排列。半導體裝置之隔離區塊的製造方法也包含實施熱氧化製程，使得該些條狀結構氧化形成複數個氧化部，其中該些氧化部延伸至該些溝槽中且互相連接，以在半導體基底中形成隔離區塊。

根據一些實施例，提供具有高壓隔離區塊之半導體裝置的製造方法。此半導體裝置的製造方法包含提供半導體基底，且在半導體基底內形成高壓隔離區塊。此半導體裝置的製造方法也包含在半導體基底上形成第一金屬區塊和第四金屬區塊，其中第一金屬區塊為第一高壓元件之導電墊，且第四金屬區塊為第二高壓元件之導電墊。此半導體裝置的製造方法 更包含在高壓隔離區塊上形成第二金屬區塊和第三金屬區塊，其中第一、二、三和四金屬區塊係由同一金屬層形成。此半導體裝置的製造方法還包含在第一、二、三和四金屬區塊上形成內連線結構，其中第一金屬區塊與第二金屬區塊藉由內連線結構電性連接，且第三金屬區塊與第四金屬區塊藉由內連線結構電性連接。

在一些實施例中，上述高壓隔離區塊的形成方法包含實施蝕刻製程，在半導體基底內形成複數個互相平行的溝槽，其中該些溝槽之間具有複數個條狀結構，該些條狀結構與該些溝槽在半導體基底中佔據第一區，且該些條狀結構與該些溝槽交錯排列。上述高壓隔離區塊的形成方法也包含實施熱氧化製程，使得該些條狀結構氧化形成複數個氧化部，其中該些氧化部延伸至該些溝槽中且互相連接，以在該半導體基底中形成高壓隔離區塊。

根據一些實施例，提供具有高壓隔離區塊之半導體裝置。此半導體裝置包含具有高壓隔離區塊之半導體基底。此半導體裝置也包含設置於半導體基底上的第一金屬區塊和第四金屬區塊，其中第一金屬區塊為第一高壓元件之導電墊，且第四金屬區塊為第二高壓元件之導電墊。此半導體裝置更包含設置於高壓隔離區塊上的第二金屬區塊和第三金屬區塊，其中第一、二、三和四金屬區塊係屬於同一金屬層。此半導體裝置還包含設置於第一、二、三和四金屬區塊上的內連線結構，其中第一金屬區塊與第二金屬區塊藉由內連線結構電性連接，且第三金屬區塊與第四金屬區塊藉由內連線結構電性連 接。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。

100、300‧‧‧半導體裝置

101‧‧‧半導體基底

103‧‧‧遮罩圖案

105‧‧‧開口

107‧‧‧溝槽

108‧‧‧條狀結構

109‧‧‧遮蔽層

110‧‧‧氧化部

111‧‧‧隔離區塊

113、313‧‧‧空隙

115、315‧‧‧氧化層

117a、317a‧‧‧第一導孔

117b、317b‧‧‧第二導孔

119a、319a‧‧‧第一金屬區塊

119b、319b‧‧‧第二金屬區塊

119c、319c‧‧‧第三金屬區塊

119d、319d‧‧‧第四金屬區塊

150‧‧‧第一區

200a‧‧‧第一高壓元件

200b‧‧‧第二高壓元件

321、327‧‧‧金屬層

323‧‧‧導孔

329‧‧‧層間介電層

330‧‧‧內連線結構

d1‧‧‧第一距離

d2‧‧‧第二距離

d3‧‧‧第三距離

d4‧‧‧第四距離

d5‧‧‧第五距離

d6‧‧‧第六距離

d7‧‧‧第七距離

藉由以下的詳述配合所附圖式，我們能更加理解本發明的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，這些部件的尺寸可能被增加或減少。

第1A-1E圖是根據本發明的一些實施例，顯示形成半導體裝置的不同階段的剖面示意圖；第2A-2E圖是根據本發明的一些實施例，顯示形成半導體裝置的不同階段的上視圖，其中第1A-1E圖分別是沿著第2A-2E圖線1-1’的剖面示意圖；第3A-3C圖是根據本發明的另一些實施例，顯示形成半導體裝置的不同階段的剖面示意圖；第4A-4C圖是根據本發明的另一些實施例，顯示形成半導體裝置的不同階段的上視圖，其中第3A-3C圖分別是沿著第4A-4C圖線3-3’的剖面示意圖。

以下內容提供了很多不同的實施例或範例，用於實施所提供的半導體裝置之不同部件。各部件和其配置的具體範例描述如下，以簡化本發明的實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接 接觸的實施例，也可能包含額外的部件形成在第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複使用參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的部件。可以理解的是，在所述方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。

本發明的一些實施例提供形成半導體裝置的隔離區塊的方法。第1A-1E圖是根據本發明的一些實施例，顯示形成半導體裝置100及其隔離區塊的不同階段的剖面示意圖。第2A-2E圖是根據本發明的一些實施例，顯示形成半導體裝置100的不同階段的上視圖，其中第1A-1E圖分別是沿著第2A-2E圖線1-1’的剖面示意圖。

根據一些實施例，如第1A圖所示，提供半導體基底101。一些實施例中，半導體基底101可由矽或其他半導體材料製成，或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，半導體基底101可由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，半導體基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，半導體基底101包含絕緣層上覆矽(silicon-on-insulator，SOI) 基底。

參見第1A和2A圖，在半導體基底101上形成遮罩圖案103，遮罩圖案103具有複數個互相平行的開口105，前述之開口105暴露出半導體基底101的一部分。開口105的其中一者與相鄰的另一開口105之間的距離定義為第一距離d1，且開口105之其中一者具有寬度，前述之寬度定義為第二距離d2。

在本實施例中，第一距離d1與第二距離d2相等，此為最有效率的製程配置，但不限於此。在其他的實施例中，第一距離d1可大於或小於第二距離d2，相關配置及其造成的影響將在後續進行說明。

此外，遮罩圖案103可藉由熱氧化、化學氣相沉積(chemical vapor deposition，CVD)、高密度電漿化學氣相沉積(high-density plasma CVD，HDPCVD)、原子層沉積(atomic layer deposition，ALD)、旋轉塗佈(spin coating)、濺鍍(sputtering)、有機金屬化學氣相沉積(metal organic chemical vapor deposition，MOCVD)或前述之組合形成遮罩材料層(未繪示)，並藉由圖案化製程，例如微影和蝕刻製程，將遮罩材料層圖案化而形成遮罩圖案103。一些實施例中，硬遮罩圖案103可為一或多層結構，且可例如由氮化矽(SiN)、二氧化矽(SiO2)、氮氧化矽(SiON)、四乙氧基矽烷(tetraethoxysilane，TEOS)或前述之組合形成。

根據一些實施例，如第1B和2B圖所示，使用遮罩圖案103為遮罩，對半導體基底101進行蝕刻製程，將遮 罩圖案103轉移至半導體基底101內，以在半導體基底101內形成複數個互相平行的溝槽107和條狀結構108，且條狀結構108與溝槽107交錯排列。

一些實施例中，溝槽107的深度在約5微米至約100微米的範圍內，特別是在約30微米至約100微米的範圍內，溝槽107的深度可視製程需要進行調整。在其他實施例中，溝槽107可為挖穿半導體基底101的溝槽。

明確而言，藉由蝕刻製程在半導體基底內形成複數個互相平行的溝槽107，以及溝槽107之間的複數個條狀結構108，前述之溝槽107和條狀結構108在半導體基底101中佔據第一區150，第一區150的位置即為後續製程中將形成隔離區塊的位置。

相似於第1A圖，溝槽107的其中一者與相鄰的另一溝槽107之間的距離約略等於第一距離d1，且溝槽107之其中一者的寬度約略等於第二距離d2。在本實施例中，第一距離d1與第二距離d2相等。此外，一些實施例中，上述蝕刻製程可包含乾式蝕刻、溼式蝕刻或前述之組合。

根據一些實施例，如第1C和2C圖所示，在半導體基底101上形成具有開口的遮蔽層109。值得注意的是，在第2C圖的上視圖中，遮蔽層109的開口暴露出第一區150以及位於第一區150周圍之半導體基底101的一部分。明確而言，遮蔽層109的側壁與半導體基底101內之溝槽107在第一區150內最外圍的側壁未對齊，且遮蔽層109的側壁與半導體基底101內之溝槽107的側壁之間具有第三距離d3。一 些實施例中，遮蔽層109係用以定義出隔離區塊確切的位置，在後續的製程中，未被遮蔽層109覆蓋之半導體基底101的區域即為後續將形成之隔離區塊的位置。

一些實施例中，遮蔽層109可包含氧化矽、氮化矽或氮氧化矽，且遮蔽層109係藉由化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、高密度電漿化學氣相沉積(HDPCVD)、原子層沉積(ALD)、旋轉塗佈或前述之組合而形成。此外，藉由圖案化製程，例如微影和蝕刻製程，形成遮蔽層109的開口。

根據一些實施例，如第1D和2D圖所示，實施熱氧化製程，使得溝槽107之間的條狀結構108氧化形成複數個氧化部110。值得注意的是，第1D圖僅繪示出氧化部110的其中一者，但氧化部110的實際數量不限於此。這些氧化部110延伸至溝槽107中且互相連接，以在半導體基底101中形成一完整的隔離區塊111。在本實施例中，除了將溝槽107之間的條狀結構108氧化以外，熱氧化製程也對半導體基底101之與溝槽107共同的側壁部分，亦即位於第一區150的邊緣處之半導體基底101的部分，以及溝槽107的底部進行氧化。

一些實施例中，上述熱氧化製程的溫度在約_800℃至約1200℃的範圍內。明確而言，在上述熱氧化製程中，消耗一單位的矽可產生約兩單位以上的氧化矽，因此，條狀結構108氧化形成的氧化部110之其中一者的體積為條狀結構108之其中一者的體積的兩倍以上。如第1D和2D圖所示， 虛線部分即為原溝槽107之間的條狀結構108和溝槽107所在的位置。整體而言，實施熱氧化製程所形成之隔離區塊111的面積和體積大於第一區150的面積和體積，且隔離區塊111的頂面高於半導體基底101的頂面。

在一些實施例中，由於一些氧化部110並未與相鄰之氧化部110完全密合連接，隔離區塊111內可能產生空隙113，如第1D和2D圖所示，在一些實施例中，空隙113並未延伸至半導體基底101的頂面，因此隔離區塊111的隔離效果和耐高壓的程度並未因空隙113的產生而降低。此外，在其他的實施例中，相鄰的氧化部110之間完全密合連接，並未產生任何的空隙113。

此外，參閱第1C和1D圖，在實施熱氧化製程之前，若第二距離d2小於第一距離d1，亦即開口105和溝槽107具有較大的深寬比，則蝕刻形成開口105和溝槽107所需的時間較長，但由於相鄰兩條狀結構108之間的距離較短，藉由熱氧化製程以形成隔離區塊111所需的時間較少。反之，若第二距離d2大於第一距離d1，亦即相鄰兩條狀結構108之間的距離較大，藉由熱氧化製程以形成隔離區塊111所需的時間較長，但由於開口105和溝槽107具有較小的深寬比，蝕刻形成開口105和溝槽107所需的時間較短。由於在一些實施例之熱氧化製程中，消耗一單位的矽可產生約兩單位以上的氧化矽，故將第一距離d1與第二寬度d2設定為相等係最有效率的製程配置。

根據一些實施例，如第1E和2E圖所示，移除遮 蔽層109後，在半導體基底101和隔離區塊111上形成氧化層115。一些實施例中，遮蔽層109可藉由蝕刻製程以移除。此外，氧化層115可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、高密度電漿化學氣相沉積(HDPCVD)、原子層沉積(ALD)、旋轉塗佈或前述之組合而形成。一些實施例中，在氧化層115形成之後，在氧化層115上實施平坦化製程，使得氧化層115具有平整的頂面。平坦化製程包含包含化學機械研磨(chemical mechanical polishing，CMP)製程、研磨(grinding)製程、蝕刻製程、其他合適的製程或前述之組合。

接著，在半導體基底101上的氧化層115內形成第一導孔117a和第二導孔117b。第一導孔117a係設置於半導體基底101內之第一高壓元件200a上，且第二導孔117b係設置於半導體基底101內之第二高壓元件200b上。然後，在氧化層115上形成第一金屬區塊119a、第二金屬區塊119b、第三金屬區塊119c和第四金屬區塊119d。

一些實施例中，第一金屬區塊119a、第二金屬區塊119b、第三金屬區塊119c和第四金屬區塊119d係藉由對同一金屬層(未繪示)實施圖案化製程而同時形成，且第一金屬區塊119a、第二金屬區塊119b、第三金屬區塊119c和第四金屬區塊119d為屬於同一層的四個導電墊。

值得注意的是，第一金屬區塊119a係設置於第一高壓元件200a上，透過第一導孔117a與第一高壓元件200a電性連接，另一方面，第四金屬區塊119d係設置於第二高壓元件200b上，透過第二導孔117b與第二高壓元件200b電性連接。此外，第二金屬區塊119b和第三金屬區塊119c係設置於隔離區塊111的上方。

參見第1E和2E圖，第一金屬區塊119a與第二金屬區塊119b之間的距離定義為第四距離d4，且第二金屬區塊119b與第三金屬區塊119c之間的距離定義為第五距離d5，一些實施例中，第四距離d4和第五距離d5在30微米以上的範圍內，第四距離d4和第五距離d5越大，隔離區塊111可耐受越高的電壓，因此，第四距離d4和第五距離d5可根據實際應用進行調整。

第3A-3C圖是根據本發明的另一些實施例，顯示形成半導體裝置300及其隔離區塊的不同階段的剖面示意圖。第4A-4C圖是根據本發明的另一些實施例，顯示形成半導體裝置300的不同階段的上視圖，其中第3A-3C圖是分別是沿著第4A-4C圖線3-3’的剖面示意圖。

根據另一些實施例，如第3A和4A圖所示，相似於第1D圖，實施熱氧化製程之後，隔離區塊111內形成空隙313，且空隙313延伸至隔離區塊111之頂面。在又另一些實施例中，空隙313的其中一者之底部朝下方延伸，且暴露出半導體基底101的一部份，亦即隔離區塊111中具有一個空隙313，其兩側的氧化部110完全未接合在一起。

為了形成完整的隔離區塊111，參見第3B和3C圖，移除遮蔽層109後，在半導體基底101和隔離區塊111上形成氧化層315，以密封空隙313，且在氧化層315上實施平坦化製程，使得氧化層315具有平整的頂面。值得注意的 是，前述之平坦化製程並未暴露出空隙313。氧化層315的形成方式可相同或相似於氧化層115，在此便不贅述。

接著，如第3C和4C圖所示，在半導體基底101上的氧化層315內形成第一導孔317a和第二導孔317b。第一導孔317a係設置於半導體基底101內之第一高壓元件200a上，且第二導孔317b係設置於半導體基底101內之第二高壓元件200b上。然後，在氧化層315上形成第一金屬區塊319a、第二金屬區塊319b、第三金屬區塊319c和第四金屬區塊319d。

一些實施例中，第一金屬區塊319a、第二金屬區塊319b、第三金屬區塊319c和第四金屬區塊319d係藉由對同一金屬層(未繪示)實施圖案化製程而形成，且第一金屬區塊319a、第二金屬區塊319b、第三金屬區塊319c和第四金屬區塊319d為屬於同一層的四個導電墊。

值得注意的是，第一金屬區塊319a係設置於第一高壓元件200a上，透過第一導孔317a與第一高壓元件200a電性連接，另一方面，第四金屬區塊319d係設置於第二高壓元件200b上，透過第二導孔317b與第二高壓元件200b電性連接。此外，第二金屬區塊319b和第三金屬區塊319c係設置於隔離區塊111的上方。

請再參見第3C和4C圖，第一金屬區塊319a與第二金屬區塊319b之間的距離定義為第六距離d6，且第二金屬區塊319b與第三金屬區塊319c之間的距離定義為第七距離d7，一些實施例中，第六距離d6和第七距離d7在30微米以上的範圍內，第六距離d6和第七距離d7越大，隔離區塊111可耐受越高的電壓，因此，第六距離d6和第七距離d7可根據實際應用進行調整。

然後，如第3C和4C圖所示，在第一金屬區塊319a、第二金屬區塊319b、第三金屬區塊319c和第四金屬區塊319d上形成內連線結構330。內連線結構330包含多個導孔321和325、多個金屬層323和327以及多個層間介電層329。

一些實施例中，導孔321和325以及金屬層323和327包含金屬或其他合適的導電材料，例如：鎢、銅、鎳、鋁、WSix、多晶矽或前述之組合。另一方面，層間介電層329包含介電材料，例如氧化矽、氮化矽、氮氧化矽。內連線結構330可藉由一般的沉積和圖案化製程形成，在此便不贅述。

接續前述，一些實施例中，第一金屬區塊319a與第二金屬區塊319b藉由內連線結構330電性連接，且第三金屬區塊319c與第四金屬區塊319d藉由內連線結構330電性連接。在其他實施例中，第二金屬區塊319b與第三金屬區塊319c也可藉由內連線結構330電性連接。

一些實施例中，外部的電子訊號藉由內連線結構330傳入第二金屬區塊319b，然後再藉由內連線結構330自第二金屬區塊319b傳至第一金屬區塊319a以及第一高壓元件200a；同理，外部的電子訊號藉由內連線結構330傳入第三金屬區塊319c，然後再藉由內連線結構330自第三金屬區塊319c傳至第四金屬區塊319d以及第二高壓元件200b。由 於半導體基底101和隔離區塊111上任兩個相鄰的金屬區塊，例如第二金屬區塊319b和第三金屬區塊319c之間的距離夠大，亦即相鄰兩金屬區塊之間分隔有足夠厚的絕緣區塊，因此，本發明的實施例可在高電壓的狀態下，順利將電子訊號從一個積體電路(integrated circuit，IC)傳送至另一積體電路。

本發明的實施例係藉由蝕刻製程在半導體基底內形成複數個互相平行且交錯排列的溝槽和條狀結構，接著，藉由熱氧化製程將前述之條狀結構氧化形成複數個互相連接且填充前述溝槽的氧化部，藉此可在半導體基底中形成應力分布均勻的隔離區塊，避免因應力分布不均造成晶圓翹曲的問題。

此外，本發明的實施例藉由蝕刻和熱氧化製程在半導體基底內有效率地形成一個大範圍的隔離區塊，使得高壓元件的電路配置更富彈性，例如將以往位於兩高壓元件之間傳遞電子訊號的隔離器(isolator)從垂直方向的配置改成水平方向的配置，並集中配置於一整體的高壓隔離區塊。再者，本發明的實施例可有效降低半導體裝置的製程成本。

以上概述數個實施例為範例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖 離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims (20)

1. 一種半導體裝置之隔離區塊的製造方法，包括：提供一半導體基底；實施一蝕刻製程，在該半導體基底內形成複數個互相平行的溝槽，其中該些溝槽之間具有複數個條狀結構，該些條狀結構與該些溝槽在該半導體基底中佔據一第一區，且該些條狀結構與該些溝槽交錯排列，其中該些溝槽之其中一者的寬度等於該些條狀結構之其中一者的寬度；實施一熱氧化製程，使得該些條狀結構氧化形成複數個氧化部，其中該些氧化部延伸至該些溝槽中且互相連接以在該半導體基底中形成一隔離區塊，且該些相鄰氧化部之間完全密合連接，並未產生任何空隙；以及在該隔離區塊上形成一金屬區塊，該金屬區塊電性連接於該半導體基底上的一另一金屬區塊。
2. 如申請專利範圍第1項所述之半導體裝置之隔離區塊的製造方法，其中該隔離區塊的面積大於該第一區的面積。
3. 如申請專利範圍第1項所述之半導體裝置之隔離區塊的製造方法，其中該些氧化部之其中一者的體積為該些條狀結構之其中一者的體積的兩倍以上。
4. 如申請專利範圍第1項所述之半導體裝置之隔離區塊的製造方法，其中實施該熱氧化製程以將該半導體基底之側壁及該些溝槽的底部氧化。
5. 如申請專利範圍第1項所述之半導體裝置之隔離區塊的製造方法，其中該隔離區塊之頂面高於該半導體基底之頂面。
6. 如申請專利範圍第1項所述之半導體裝置之隔離區塊的製造方法，更包括：在實施該熱氧化製程之前，在該半導體基底上形成一遮蔽層，且該遮蔽層暴露出該第一區。
7. 如申請專利範圍第7項所述之半導體裝置之隔離區塊的製造方法，其中該遮蔽層暴露出的面積大於該第一區的面積。
8. 如申請專利範圍第1項所述之半導體裝置之隔離區塊的製造方法，更包括：在該隔離區塊上形成一氧化層，並在該氧化層上實施一平坦化製程。
9. 一種具有高壓隔離區塊之半導體裝置的製造方法，包括：提供一半導體基底；在該半導體基底內形成一高壓隔離區塊；在該半導體基底上形成一第一金屬區塊和一第四金屬區塊，其中該第一金屬區塊為一第一高壓元件之導電墊，且該第四金屬區塊為一第二高壓元件之導電墊；在該高壓隔離區塊上形成一第二金屬區塊和一第三金屬區塊，其中該第一、二、三和四金屬區塊係由同一金屬層形成，其中該第一金屬區塊與該第二金屬區塊之間具有一第一距離，以及該第二金屬區塊與該第三金屬區塊之間具有一第二距離；以及在該第一、二、三和四金屬區塊上形成一內連線結構，其中該第一金屬區塊與該第二金屬區塊藉由該內連線結構電性連接，且該第三金屬區塊與該第四金屬區塊藉由該內連線結構電性連接。
10. 如申請專利範圍第9項所述之具有高壓隔離區塊之半導體裝置的製造方法，其中形成該高壓隔離區塊之步驟更包括：實施一蝕刻製程，在該半導體基底內形成複數個互相平行的溝槽，其中該些溝槽之間具有複數個條狀結構，該些條狀結構與該些溝槽在該半導體基底中佔據一第一區，且該些條狀結構與該些溝槽交錯排列；以及實施一熱氧化製程，使得該些條狀結構氧化形成複數個氧化部，其中該些氧化部延伸至該些溝槽中且互相連接，以在該半導體基底中形成該高壓隔離區塊。
11. 如申請專利範圍第10項所述之具有高壓隔離區塊之半導體裝置的製造方法，其中該高壓隔離區塊的面積大於該第一區的面積。
12. 如申請專利範圍第10項所述之具有高壓隔離區塊之半導體裝置的製造方法，其中該些溝槽之其中一者的寬度等於該些條狀結構之其中一者的寬度。
13. 如申請專利範圍第10項所述之具有高壓隔離區塊之半導體裝置的製造方法，其中該些氧化部之其中一者的體積為該些條狀結構之其中一者的體積的兩倍以上。
14. 如申請專利範圍第9項所述之具有高壓隔離區塊之半導體裝置的製造方法，其中該高壓隔離區塊內具有一空隙。
15. 如申請專利範圍第9項所述之具有高壓隔離區塊之半導體裝置的製造方法，其中該高壓隔離區塊內不具有任何的導電部分。
16. 如申請專利範圍第9項所述之具有高壓隔離區塊之半導體裝置的製造方法，其中該第一距離與該第二距離在30微米以上的範圍。
17. 一種具有高壓隔離區塊之半導體裝置，包括：一半導體基底，具有一高壓隔離區塊；一第一金屬區塊和一第四金屬區塊，設置於該半導體基底上，其中該第一金屬區塊為一第一高壓元件之導電墊，且該第四金屬區塊為一第二高壓元件之導電墊；一第二金屬區塊和一第三金屬區塊，設置於該高壓隔離區塊上，其中該第一、二、三和四金屬區塊係屬於同一金屬層，其中該第一金屬區塊與該第二金屬區塊之間具有一第一距離，以及該第二金屬區塊與該第三金屬區塊之間具有一第二距離；以及一內連線結構，設置於該第一、二、三和四金屬區塊上，其中該第一金屬區塊與該第二金屬區塊藉由該內連線結構電性連接，且該第三金屬區塊與該第四金屬區塊藉由該內連線結構電性連接。
18. 如申請專利範圍第17項所述之具有高壓隔離區域之半導體裝置，其中該高壓隔離區塊中具有一空隙。
19. 如申請專利範圍第17項所述之具有高壓隔離區域之半導體裝置，其中該第二金屬區塊與該第三金屬區塊藉由該內連線結構電性連接。
20. 申請專利範圍第17項所述之具有高壓隔離區域之半導體裝置，其中該第一距離與該第二距離在30微米以上的範圍。