TWI671852B - 用於共用基板的電路的隔離結構 - Google Patents

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Abstract

本發明揭示包括隔離結構的結構以及製造隔離結構的方法。在基板中蝕刻第一溝槽及第二溝槽，該第一溝槽及第二溝槽圍繞裝置區，在該裝置區中形成積體電路。在該第一溝槽中沉積介電材料以定義第一隔離結構，且在該第二溝槽中沉積電性導體以定義第二隔離結構。

Description

用於共用基板的電路的隔離結構
本發明關於積體電路及半導體裝置製造，尤其關於包括隔離結構的結構以及製造隔離結構的方法。
隔離結構用於各種半導體裝置中，以電性隔離形成於半導體基板上的裝置。淺溝槽隔離依賴於用介電材料填充的較淺溝槽。淺溝槽隔離通常用以降低寄生電容並在裝置之間提供較低水平的電壓隔離。相反，深溝槽隔離使用較深的溝槽。深溝槽隔離可用以在共用同一半導體基板的不同類型積體電路之間提供隔離。
需要包括隔離結構的改進結構以及製造隔離結構的方法。
依據一個實施例，一種結構具有由定義於基板中的第一溝槽中的介電材料組成的第一隔離結構，以及由定義於基板中的第二溝槽中的電性導體組成的第二隔離結構。該第一隔離結構及該第二隔離結構圍繞裝置區，在該裝置區中形成積體電路。
依據另一個實施例，一種方法包括在基板中蝕刻第一溝槽及第二溝槽，該第一溝槽及第二溝槽圍繞裝置區，在該裝置區中形成積體電路。該方法還包括在該第一溝槽中沉積介電材料以定義第一隔離結構，以及在該第二溝槽中沉積電性導體以定義第二隔離結構。
10‧‧‧基板
12‧‧‧墊層
14‧‧‧硬遮罩層
16、18、20‧‧‧深溝槽
22、26、28‧‧‧隔離結構
24‧‧‧層或介電材料層
30‧‧‧溝槽隔離區
32‧‧‧裝置區
33‧‧‧外邊界或內邊界
34‧‧‧積體電路
36‧‧‧外邊界
38、40、42‧‧‧接觸
44‧‧‧介電層
D1、D2‧‧‧溝槽寬度
包含於並構成本說明書的一部分的附圖說明本發明的各種實施例，並與上面所作的本發明的概括說明以及下面所作的實施例的詳細說明一起用於解釋本發明的實施例。
第1至5圖顯示依據本發明的一個實施例處於形成具有隔離結構的裝置結構的製程方法的連續製造階段中的基板的部分的剖視圖。
第1A圖顯示第1圖的該基板部分的頂視圖。
請參照第1、1A圖並依據本發明的一個實施例，基板10可為本領域的普通技術人員認為適於形成積體電路的包括單晶半導體材料的任意合適的塊體基板。例如，基板10可為由含單晶矽材料(例如具有(100)晶向的單晶矽)組成的晶圓。組成基板10的該半導體材料可由非本徵半導體材料組成，或者可用雜質輕摻雜以改變其電性屬性，且還可包括可選的外延層。在一個替代實施例中，基板10可為絕緣體上覆半導體(semiconductor-on-insulator； SOI)基板。後續製造階段同等適用於該絕緣體上覆半導體基板的裝置層，以及由氮化鎵、碳化矽等組成的其它類型的塊體基板。在通過使用基板10以產品晶片製造裝置結構以後，應用切割(dicing)操作以生產多個晶片。
在基板10的頂部表面上設置墊層(pad layer)12及硬遮罩層14。構成硬遮罩層14的材料可經選擇以對構成基板10的該半導體材料選擇性蝕刻並在後續製造階段容易被移除。在一個實施例中，硬遮罩層14可由通過化學氣相沉積(chemical vapor deposition；CVD)沉積的二氧化矽(SiO2)組成。墊層12充當基板10的頂部表面的保護層並可由例如通過化學氣相沉積所沉積的氮化矽(Si3N4)組成。
在基板10的表面上的分佈位置，通過傳統的光刻及蝕刻製程形成深溝槽，其中，深溝槽16、18、20為代表。具體而言，通過使用傳統的光刻及蝕刻製程圖案化硬遮罩14。該光刻製程在硬遮罩層14上施加阻層(未顯示)，通過光遮罩將該阻層曝光於輻射的深溝槽圖案，並在該曝光的阻層中顯影所轉移的深溝槽圖案以圖案化阻層。通過將該圖案化的阻層用作非等向性乾式蝕刻製程(例如反應離子蝕刻(reactive-ion etching；RIE)製程或電漿蝕刻製程)的蝕刻遮罩，將該該深溝槽圖案轉移至硬遮罩層14。該蝕刻製程移除通過該圖案化的阻層中的該深溝槽圖案暴露的硬遮罩層14的部分，並垂直停止於墊層12上。接著，利用非等向性乾式蝕刻製程例如反應離子蝕刻(RIE)，透過蝕刻製程將該深溝槽圖案自圖案化的硬遮罩14轉移穿過 墊層12並進入基板10的該半導體材料中。可用不同的蝕刻化學以單個蝕刻步驟或多個蝕刻步驟執行該蝕刻製程。例如，使用能夠相對構成硬遮罩層14的材料選擇性移除(也就是以顯著較大的蝕刻速率)該組成半導體材料的蝕刻化學以將該圖案擴展進入基板10中。
深溝槽16、18具有不同於深溝槽20的尺寸。具體而言，深溝槽16、18分別具有大於深溝槽20的關鍵尺寸的溝槽寬度(例如關鍵尺寸)，其導致深溝槽16、18比深溝槽20穿透至更深的深度進入基板10中。可在與包括基板10的頂部表面的平面平行的平面中評估相應的溝槽寬度。在圖案化硬遮罩層14時的光刻期間確定深溝槽16、18及深溝槽20的寬度及深度。深溝槽20具有溝槽寬度D1，而深溝槽16、18具有溝槽寬度D2，溝槽寬度D2大於深溝槽20的該溝槽寬度。在示例實施例中，深溝槽16、18的該溝槽寬度可在80奈米至1000奈米的範圍內，而深溝槽20的該溝槽寬度可在30奈米至100奈米的範圍內。
如具體應用所要求，深溝槽16、18、20可具有同心或非同心的佈置，深溝槽20位於深溝槽16與深溝槽18之間。深溝槽16被佈置為深溝槽16、18、20的最外部並形成具有最大周長的環軌跡。深溝槽18被佈置為深溝槽16、18、20的最內部並形成具有最小周長的環軌跡。深溝槽18位於深溝槽20的內部，且深溝槽18、20位於深溝槽16的內部。本發明的實施例不限於該代表性實施例中 的深溝槽的具體數目。
請參照第2圖，其中，類似的附圖標記表示第1圖中類似的特徵且在後續製造階段中，沉積介電材料，以用隔離結構22填充深溝槽20並在深溝槽16、18的壁上沉積層24。隔離結構22與深溝槽20的形狀共形。通過化學機械拋光(chemical-mechanical polishing；CMP)或另一種合適的平坦化技術，可自硬遮罩層14的頂部表面移除所沉積的介電材料。該介電材料可包括二氧化矽(SiO2)，且可通過例如金屬有機化學氣相沉積(metal organic chemical vapor deposition；MOCVD)或電漿增強型化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)沉積。隔離結構22可改進共用基板10但通過隔離結構22彼此隔開的不同電路之間的DC(直流)隔離。
當沉積該介電材料時，在形成隔離結構22的同時在深溝槽16、18內部形成層24。由於深溝槽16、18與深溝槽20相比的較大溝槽寬度，層24包覆深溝槽16、18的側壁。可控制沉積時間以防止介電材料完全填充。因此，深溝槽16、18僅被該沉積的介電材料部分填充。
請參照第3圖，其中，類似的附圖標記表示第2圖中的類似特徵且在後續製造階段中，通過使用選擇性蝕刻製程可自深溝槽16、18內部可選地移除層24。該蝕刻製程可為使用稀釋氫氟酸(dilute hydrofluoric；DHF)或緩衝氫氟酸(buffered hydrofluoric；BHF)的濕式化學製程，或者乾式製程，例如化學氧化物移除(chemical oxide removal；COR)。由於深溝槽20被完全填充，因此深溝槽20內部的隔離結構22僅被忽略不計地蝕刻，但可在移除層24所需的蝕刻時間期間稍微凹入。
沉積電性導體，以用相應隔離結構26、28同時填充深溝槽16、18。隔離結構22物理阻止該電性導體沉積於深溝槽20的內部。通過化學機械拋光或另一種合適的平坦化技術可自硬遮罩層14的頂部表面移除所沉積的電性導體。合適的電性導體包括但不限於銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、鈦(Ti)、這些金屬的合金，以及其它類似金屬，該電性導體可通過包括但不限於化學氣相沉積的沉積製程或電化學製程如電鍍或無電鍍沉積。在沉積該主要的電性導體以形成隔離結構26、28之前，在深溝槽16、18的該溝槽側壁上可沉積阻擋層(未顯示)。該阻擋層可包括例如氮化鈦、雙層的鈦與氮化鈦等。隔離結構26、28可在共用基板10的不同電路之間提供改進的射頻隔離。
隔離結構26、28與其相應的深溝槽16、18的形狀共形。隔離結構22、26、28經佈置，以使隔離結構22設於隔離結構26與隔離結構28之間。隔離結構28位於隔離結構22的內部，隔離結構22、28位於隔離結構26的內部。
在該代表性實施例中，隔離結構22、26、28的其中之一包括介電材料作為填充材料，該介電材料為電性絕緣體，且隔離結構22、26、28的其中兩個包括金屬作為填充材料，該金屬電性導電。不過，在替代實施例中， 該隔離結構的數目及填充材料可變化。例如，可去除隔離結構26、28的其中之一，以使每種填充類型僅保留單個結構，或者，通過形成於較窄的溝槽中，可將隔離結構26、28的其中之一轉換為較窄的尺寸，以使其提供另一種介電質填充隔離結構。隔離結構22、26、28可具有不同的佈置，以使隔離結構22處於三個隔離結構22、26、28所構成的組的最內部。一般來說，本發明的實施例所表示的結構包括類似隔離結構22的至少一個隔離結構、以及類似隔離結構26、28的至少一個隔離結構。在一個實施例中，該結構可僅包括單個介電質填充隔離結構以及單個導體填充隔離結構，該導體填充隔離結構位於該單個介電質填充隔離結構的內部或外部。
在一個替代實施例中，介電材料層24可不自該溝槽側壁移除並可在形成隔離結構26、28的後續製造階段期間保留於該溝槽側壁上。因此，層24會將隔離結構26、28的電性導體(例如金屬)與基板10的該圍繞半導體材料隔開。
請參照第4圖，其中，類似的附圖標記表示第3圖中的類似特徵且在後續製造階段中，可移除硬遮罩層14，接著在基板10中形成一個或多個溝槽隔離區30。溝槽隔離區30與基板10的裝置區32毗鄰(該裝置區可用以製造一個或多個裝置結構和/或一個或多個積體電路)，並建立裝置區32的外邊界33。該裝置區的外邊界33也是溝槽隔離區30的內邊界。裝置區32位於最內部的深溝槽 18及佔據深溝槽18的隔離結構28的內部。隔離結構28位於隔離結構22、26的內部，以使隔離結構28比隔離結構22、26更靠近裝置區32。隔離結構22位於隔離結構26的內部，以使隔離結構22比隔離結構26更靠近裝置區32。隔離結構22、26、28位於溝槽隔離區30的內邊界33與外邊界36之間。
溝槽隔離區30可通過淺溝槽隔離(shallow trench isolation；STI)技術形成，該技術依賴光刻及反應離子蝕刻製程在基板10中定義溝槽，沉積電性絕緣體以填充該些溝槽，以及通過使用例如化學機械拋光相對基板10的該頂部表面平坦化該電性絕緣體。該電性絕緣體可由通過化學氣相沉積所沉積的矽氧化物組成。在形成溝槽隔離區30以後可移除墊層12。用以形成溝槽隔離區30的該蝕刻製程相對隔離結構22、26、28的材料選擇性移除(也就是以較高的蝕刻速率)基板10的材料。隔離結構22、26、28穿過溝槽隔離區30的厚度，該溝槽隔離區形成於比深溝槽16、18、20較淺的溝槽中。
請參照第5圖，其中，類似的附圖標記表示第4圖中的類似特徵且在後續製造階段中，通過使用裝置區32可形成通常由附圖標記34表示的積體電路。積體電路34可包括裝置例如典型的平面場效電晶體，且可通過互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)製程形成。額外的積體電路可通過使用基板10的其它區域(其為最外部隔離結構26的外部) 形成，以使所有的隔離結構22、26、28位於裝置區32中的積體電路34與裝置區32的外部的基板10的該些其它區域中的該積體電路之間。隔離結構22、26、28圍繞裝置區32，分別圍繞裝置區32的整個外邊界33(第4圖)延伸。隔離結構22、26、28形成閉合形狀，其具有位於裝置區32的所有邊上的片斷或部分。隔離結構22、26、28及溝槽隔離區30位於積體電路34與溝槽隔離區30的外部的另一個積體電路之間。
接著執行中間工藝(middle-of-line；MOL)製程及後端工藝(back-end-of-the-line；BEOL)製程，其包括矽化物形成以及形成接觸及線路。在中間工藝製程期間，作為局部互連結構的部分並依據互連佈局，在介電層44中所定義的接觸通孔中可形成接觸38、40、42。一個或多個接觸38與積體電路34的裝置的部分對齊並耦接，一個或多個接觸40與隔離結構26對齊並耦接，且一個或多個接觸42與隔離結構28對齊並耦接。由一個或多個接觸38、40、42構成的每一組可包括通孔(例如圓形通孔)的陣列，其以給定間距佈置並可包括條形通孔。接觸38、40、42由導體組成，例如難熔金屬(如鎢)，且該接觸通孔可用基於鈦或基於鎢的阻擋層加襯。通過使用例如物理氣相沉積來沉積金屬層，並接著用例如化學機械拋光平坦化該金屬層以自介電層44的頂部表面移除多餘金屬，可形成接觸38、40、42。介電層44可由氮化矽、不同介電材料或介電材料的組合組成。在一個實施例中，接觸40、42可與地電位耦接。
隔離結構22、26、28可用以減少基板耦合，尤其對於大規模積體電路，例如將電子系統的所有組件積體於單個晶片中的晶片上系統(system-on-chip)。晶片上系統可包括共用單個晶片基板的數位(digital)、類比(analog)、混合信號、和/或射頻電路。提供金屬填充及介電質填充深溝槽對環或多個環結構的隔離結構22、26、28可用以減少從一個電路耦合至另一個電路的干擾量。例如，由隔離結構26、28提供的金屬環可改進共用基板上的射頻隔離。又例如，由隔離結構22提供的介電質環可改進DC隔離，其可相應改進共用基板上的電路隔離。在此情況下，隔離結構22、26、28位於積體電路34與溝槽隔離區30的外邊界36的外部的另一個積體電路之間。
上述方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(例如作為具有多個未封裝晶片的單個晶圓)、作為裸晶片，或者以封裝形式分配所得的積體電路晶片。可將該晶片與其它晶片、分立(discrete)電路元件和/或其它信號處理裝置積體，作為中間產品或最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，例如具有中央處理器的電腦產品或智慧型手機。
本文中引用術語例如“垂直”、“水平”等作為示例來建立參考框架，並非限制。本文中所使用的術語“水平”被定義為與半導體基板的傳統平面平行的平面，而不論其實際的三維空間取向。術語“垂直”及“正交”是指垂直於如剛剛所定義的水平面的方向。術語“橫 向”是指該水平平面內的方向。術語例如“上方”及“下方”用以表示元件或結構相對彼此的定位，而不是相對標高。
與另一個元件“連接”或“耦接”的特徵可與該另一個元件直接連接或耦接，或者可存在一個或多個中間元件。如果不存在中間元件，則特徵可與另一個元件“直接連接”或“直接耦接”。如存在至少一個中間元件，則特徵可與另一個元件“非直接連接”或“非直接耦接”。
對本發明的各種實施例所作的說明是出於說明目的，而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。

Claims (15)

  1. 一種形成於基板中的結構，該結構包括：第一隔離結構，由定義於該基板中的第一溝槽中的介電材料組成；第二隔離結構，由定義於該基板中的第二溝槽中的電性導體組成；該基板的裝置區，由該第一隔離結構及該第二隔離結構完全圍繞；由該第二溝槽的側壁上的該介電材料組成的一層，該層位於該電性導體與圍繞該第二溝槽的該基板之間；積體電路，位於該裝置區中；以及第三隔離結構，由定義於該基板中的第三溝槽中的該電性導體組成，其中，該裝置區由該第三隔離結構圍繞，且其中，該第一隔離結構位於該第三隔離結構的內部，以使該第一隔離結構比該第三隔離結構更靠近該裝置區，且該第二隔離結構位於該第一隔離結構的內部，以使該第二隔離結構比該第一隔離結構更靠近該裝置區。
  2. 如申請專利範圍第1項所述的結構，其中，該第一溝槽穿透至第一深度進入該基板中，該第二溝槽穿透至第二深度進入該基板中，且該第二深度大於該第一深度。
  3. 如申請專利範圍第2項所述的結構，其中，該第一溝槽在垂直於該第一深度的平面中具有第一溝槽寬度，該第二溝槽在垂直於該第二深度的平面中具有第二溝槽寬度，且該第二溝槽寬度大於該第一溝槽寬度。
  4. 如申請專利範圍第1項所述的結構，其中，該第一溝槽在平行於該基板的頂部表面的平面中具有第一溝槽寬度，該第二溝槽在該平面中具有第二溝槽寬度，且該第二溝槽寬度大於該第一溝槽寬度。
  5. 如申請專利範圍第1項所述的結構，還包括：一個或多個接觸，與該第二隔離結構的該電性導體耦接。
  6. 如申請專利範圍第1項所述的結構，還包括：淺溝槽隔離區，位於該基板中，其中，該淺溝槽隔離區由電性絕緣體、穿過該淺溝槽隔離區進入該基板中的該第一隔離結構以及穿過該淺溝槽隔離區進入該基板中的該第二隔離結構組成。
  7. 如申請專利範圍第6項所述的結構，其中，該第一溝槽穿透至第一深度進入該基板中，該第二溝槽穿透至第二深度進入該基板中，該淺溝槽隔離區穿透至相較於該第一深度為較淺且相較於該第二深度為較淺的第三深度。
  8. 一種製造用於半導體裝置之結構的方法，該方法包括：在基板中同時蝕刻第一溝槽及第二溝槽，該第一溝槽及該第二溝槽各者完全圍繞該基板之裝置區，在該裝置區中將要形成積體電路；在該基板中蝕刻第三溝槽，該第三溝槽圍繞該裝置區；在該第一溝槽中沉積介電材料以定義第一隔離結構；在該第二溝槽中沉積電性導體以定義第二隔離結構；以及在所述在該第二溝槽中沉積該電性導體的同時，在該第三溝槽中沉積該電性導體以定義第三隔離結構；其中，該第一溝槽穿透至第一深度進入該基板中，該第二溝槽穿透至第二深度進入該基板中，且該第二深度大於該第一深度，且其中，該第一隔離結構位於該第三隔離結構的內部，以使該第一隔離結構比該第三隔離結構更靠近該裝置區，且該第二隔離結構位於該第一隔離結構的內部，以使該第二隔離結構比該第一隔離結構更靠近該裝置區。
  9. 如申請專利範圍第8項所述的方法，還包括：當在該第一溝槽中沉積該介電材料時，在該第二溝槽的側壁上形成由該介電材料組成的一層，其中，該層位於該電性導體與圍繞該第二溝槽的該基板之間。
  10. 如申請專利範圍第8項所述的方法，其中，該第一溝槽在垂直於該第一深度的平面中具有第一溝槽寬度，該第二溝槽在垂直於該第二深度的平面中具有第二溝槽寬度，且該第二溝槽寬度大於該第一溝槽寬度。
  11. 如申請專利範圍第8項所述的方法，其中，該第一溝槽在平行於該基板的頂部表面的平面中具有第一溝槽寬度，該第二溝槽在該平面中具有第二溝槽寬度，且該第二溝槽寬度大於該第一溝槽寬度。
  12. 如申請專利範圍第8項所述的方法，還包括：形成與該第二隔離結構的該電性導體耦接的一個或多個接觸。
  13. 如申請專利範圍第8項所述的方法，還包括：形成淺溝槽隔離區於該基板中，其中，該淺溝槽隔離區由電性絕緣體、穿過該淺溝槽隔離區進入該基板中的該第一隔離結構以及穿過該淺溝槽隔離區進入該基板中的該第二隔離結構組成。
  14. 如申請專利範圍第13項所述的方法，其中，該第一溝槽穿透至第一深度進入該基板中，該第二溝槽穿透至第二深度進入該基板中，該淺溝槽隔離區穿透至相較於該第一深度為較淺且相較於該第二深度為較淺的第三深度。
  15. 如申請專利範圍第8項所述的方法，其中，在該第二溝槽中也沉積該介電材料，且還包括：在該第二溝槽中沉積該電性導體之前，從該第二溝槽移除該介電材料。
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