CN112166502B - 一种倒装芯片的封装结构及电子设备 - Google Patents

一种倒装芯片的封装结构及电子设备 Download PDF

Info

Publication number
CN112166502B
CN112166502B CN201880093928.5A CN201880093928A CN112166502B CN 112166502 B CN112166502 B CN 112166502B CN 201880093928 A CN201880093928 A CN 201880093928A CN 112166502 B CN112166502 B CN 112166502B
Authority
CN
China
Prior art keywords
metal
chip
circuit
active
electromagnetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880093928.5A
Other languages
English (en)
Other versions
CN112166502A (zh
Inventor
吴韦
李定
尹红成
匡雄才
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN112166502A publication Critical patent/CN112166502A/zh
Application granted granted Critical
Publication of CN112166502B publication Critical patent/CN112166502B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1414—Circular array, i.e. array with radial symmetry
    • H01L2224/14141—Circular array, i.e. array with radial symmetry being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1416—Random layout, i.e. layout with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14519—Bump connectors having different functions including bump connectors providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Waveguides (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种倒装芯片的封装结构及电子设备。封装结构包括：基板、芯片、导电凸块和第一金属结构，芯片的上表面通过多个导电凸块与基板朝向芯片的表面形成电气连接；第一金属结构包含多个第一金属柱，每个第一金属柱置于基板和芯片之间，与基板以及芯片形成电气连接，多个第一金属柱围绕第一有源功能电路排列，第一有源功能电路为芯片中具有电磁辐射能力和/或电磁接收能力的电路。采用上述封装结构，多个第一金属柱可以改变基板、芯片以及导电凸块之间形成的谐振腔的谐振特性，从而减小干扰源对受扰体的干扰，提高干扰源和受扰体之间的电磁隔离度。

Description

一种倒装芯片的封装结构及电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种倒装芯片的封装结构及电子设备。
背景技术
随着芯片集成度的不断提高，芯片上集成的功能电路(简称IP)越来越多、功能电路之间的距离越来越近，因而具有电磁辐射能力的功能电路(以下称为干扰源)对具有电磁接收能力的功能电路(以下称为受扰体)的干扰问题日益突出。采用倒装(Flip-Chip)技术封装的芯片中，干扰源对为受扰体的干扰问题尤为严重。
采用倒装(Flip-Chip)技术封装的芯片称为倒装芯片。示例性地，倒装芯片的一种可能的封装结构可以如图1所示。其中，芯片(Die)的上表面通过导电凸块与基板的顶层(即基板朝向芯片的表面)连接，芯片(Die)的上表面、基板的顶层(Top Layer)以及导电凸块之间形成谐振腔。其中，芯片(Die)的上表面即包括芯片焊垫的表面。在图1所示的封装结构中，干扰源辐射的电磁波会通过该谐振腔耦合到受扰体中，导致受扰体收到严重干扰。
综上，亟需一种倒装芯片的封装方案，用以减小芯片(Die)中的干扰源对受扰体的干扰，提高干扰源和受扰体之间的电磁隔离度。
发明内容
本申请实施例提供了一种倒装芯片的封装结构及电子设备，用以提高芯片(Die)中干扰源和受扰体之间的电磁隔离度，减小干扰源和受扰体之间的干扰。
第一方面，本申请实施例提供一种倒装芯片的封装结构，包括基板、芯片、多个导电凸块和第一金属结构，其中：芯片的上表面通过多个导电凸块与基板朝向芯片的表面形成电气连接，该上表面为包括芯片焊垫的表面；第一金属结构包含多个第一金属柱，多个第一金属柱中的每个第一金属柱置于基板和芯片之间，且每个第一金属柱与基板以及芯片形成电气连接，多个第一金属柱围绕第一有源功能电路排列，第一有源功能电路为该芯片中具有电磁辐射能力和/或电磁接收能力的电路。
也就是说，第一有源功能电路可以为干扰源，可以为受扰体，也可以同时为干扰源和受扰体。
采用第一方面提供的倒装芯片的封装结构，围绕第一有源功能电路排列有多个第一金属柱，多个第一金属柱可以改变基板、芯片以及导电凸块之间形成的谐振腔的谐振特性。当第一有源功能电路作为干扰源时，第一金属结构可以减小第一有源功能电路对芯片中其他功能电路(例如受扰体)的电磁干扰；当第一有源功能电路作为受扰体时，第一金属结构可以减小芯片中其他功能电路(例如干扰源)对第一有源功能电路的电磁干扰。因此，采用第一方面提供的倒装芯片的封装结构，可以减小芯片中的干扰源对受扰体的干扰，提高干扰源和受扰体之间的电磁隔离度。
此外，第一方面提供的倒装芯片的封装结构中还可以包括填充层，该填充层可以用于将第一有源功能电路辐射和/或接收的电磁波转换为热能。
在基板和芯片之间设置填充层，可以将第一有源功能电路辐射和/或接收的电磁波转换为热能，从而进一步减小干扰源对受扰体的电磁干扰，提高该封装结构中干扰源和受扰体之间的电磁隔离度。此外，填充层还可以将基板、芯片、多个导电凸块以及第一金属结构黏附在一起，降低由于基板和芯片热膨胀系数不匹配而在导电凸块和第一金属结构上产生的应力，提高导电凸块和第一金属结构的热疲劳寿命，从而提高该封装结构的可靠性。
在一种可能的设计中，上述填充层中还可以包含电磁损耗粒子，该电磁损耗粒子用于将第一有源功能电路辐射和/或接收的电磁波转换为热能。
在上述方案中，通过填充层中的电磁损耗粒子实现将第一有源功能电路辐射和/或接收的电磁波转换为热能。
需要说明的是，本申请实施例中仅限定多个第一金属柱围绕第一有源功能电路排列，对多个第一金属柱之间的间距、第一金属柱与第一有源功能电路的距离等均不做具体限定。
示例性地，多个第一金属柱可以围绕第一有源功能电路按照第一间距依次等间距排列。
多个第一金属柱等间距排列时，不仅在工艺上易于实现，而且可以均匀地减弱第一有源功能电路与其他有源功能电路间的电磁干扰。
不难理解，在上述实现方式中，第一间距越小，第一金属结构减弱第一有源功能电路与其他有源功能电路间电磁干扰的效果越好。此外，第一间距的最大值可以是第一有源功能电路辐射或接收的电磁波的波长的十分之一。
在第一方面提供的倒装芯片的封装结构中，第一金属结构包含多个第一金属柱，该多个第一金属柱可以有不同的排布方式。下面列举其中两种方式。
方式一
多个第一金属柱包围第一有源功能电路。
这里，包围是一个相对的概念。由于多个第一金属柱之间是存在间距的，因而不难想象，通过多个第一金属柱是难以将第一有源功能电路完全隔离起来的。这里所说的“包围”，是指多个第一金属柱在第一有源功能电路的四周各个方向均有排布，即多个第一金属柱之间的间距相当，第一源交换节点四周排布的多个第一金属柱不存在明显的“缺口”。
在方式一中，多个第一金属柱在第一有源功能电路四周都有排列，即多个第一金属柱包围住第一有源功能电路。当第一有源功能电路作为干扰源时，采用这种方式可以减小第一有源功能电路向四周辐射的电磁波对四周各个方向上的受扰体的干扰；当第一有源功能电路作为受扰体时，采用这种方式可以减小第一有源功能电路四周各个方向上的干扰源对第一有源功能电路的干扰。因而，无论芯片中包含几个功能电路、各个功能电路的位置怎样分布，采用方式一均可以减小第一有源功能电路周围的电磁干扰，从而达到提高芯片中干扰源和受扰体之间的电磁隔离度的效果。
方式二
多个第一金属柱在磁场强度大于预设值的区域内围绕第一有源功能电路排列。
其中，预设值可以根据需求进行设置。不难想象，通过设置该预设值，多个第一金属柱可以仅在第一有源功能电路的某些方向(即磁场强度较强的方向)上围绕第一有源功能电路排列。
在方式二中，多个第一金属柱仅设置于磁场强度大于预设值的区域，因而通过多个第一金属柱可以减小磁场强度较强区域内的电磁干扰。当第一有源功能电路作为干扰源时，采用这种方式可以减小第一有源功能电路辐射的电磁波对磁场强度较强区域内的受扰体的干扰；当第一有源功能电路作为受扰体时，采用这种方式可以减小第一有源功能电路周围磁场强度较强区域内的干扰源对第一有源功能电路的干扰。综上，采用方式二，可以减小第一有源功能电路周围磁场强度较强区域内的电磁干扰，从而达到提高该封装结构中干扰源和受扰体之间的电磁隔离度的效果。
此外，方式二中，多个第一金属柱仅设置于磁场强度大于预设值的区域，因而通常情况下，采用方式二时设置的第一金属柱的数量比采用方式一时设置的第一金属柱的数量少。也就是说，采用方式二可以使得第一金属结构的结构得以简化，从而达到节省封装结构的空间的效果。
在一种可能的设计中，上述倒装芯片的封装结构还可以包括第二有源功能电路，第二有源功能电路为该芯片中具有电磁辐射能力和/或电磁接收能力的电路。
也就是说，针对封装结构中的第一有源功能电路设置第一金属结构后，可以不针对第二有源功能电路再设置相应金属结构。由于在第一有源功能电路周围已设置第一金属结构，因而第一金属结构可以在电磁波的发射或接收路径上减弱电磁干扰，即使第二有源功能电路周围未设置金属结构，第二有源功能电路和第一有源功能电路之间的电磁干扰与现有方案相比，已经得到减弱。
当然，本申请实施例中，为了进一步提高干扰源和受扰体之间的电磁隔离度，也可以针对第二有源功能电路设置第二金属结构。具体地，第二金属结构可以包含多个第二金属柱，多个第二金属柱中的每个第二金属柱置于基板和芯片之间，且每个第二金属柱与基板以及芯片形成电气连接，多个第二金属柱围绕第二有源功能电路排列。第二金属结构的其他设置方式可以参考第一金属结构的相关描述，此处不再赘述。
进一步地，若芯片中包含多个干扰源和多个受扰体，则可以针对每个干扰源以及每个受扰体分别设置相应的金属结构，从而进一步提高干扰源和受扰体之间的电磁隔离度。
第二方面，本申请实施例提供一种电子设备，该电子设备包含上述第一方面以及第一方面任一种可能的设计中提供的倒装芯片的封装结构。
示例性地，该电子设备包括但不限于智能手机、智能电视、智能电视机顶盒、PC、可穿戴设备、智能宽带等终端设备；无线网络、固定网络、服务器等电信设备以及芯片模组、存储器等电子器件。
附图说明
图1为现有技术提供的一种倒装芯片的封装结构示意图；
图2为本申请实施例提供的第一种倒装芯片的封装结构示意图；
图3为本申请实施例提供的第二种倒装芯片的封装结构示意图；
图4为本申请实施例提供的第三种倒装芯片的封装结构示意图；
图5为本申请实施例提供的第一种第一金属柱与导电凸块之间的位置关系示意图；
图6为本申请实施例提供的第二种第一金属柱与导电凸块之间的位置关系示意图；
图7为本申请实施例提供的第三种第一金属柱与导电凸块之间的位置关系示意图；
图8为本申请实施例提供的第四种第一金属柱与导电凸块之间的位置关系示意图；
图9为本申请实施例提供的第五种第一金属柱与导电凸块之间的位置关系示意图；
图10为本申请实施例提供的第六种第一金属柱与导电凸块之间的位置关系示意图；
图11为本申请实施例提供的第一种金属柱与导电凸块之间的位置关系示意图；
图12为本申请实施例提供的第二种金属柱与导电凸块之间的位置关系示意图；
图13为本申请实施例提供的第三种金属柱与导电凸块之间的位置关系示意图；
图14为本申请实施例提供的第四种金属柱与导电凸块之间的位置关系示意图；
图15为本申请实施例提供的一种干扰源和受扰体之间的电磁隔离度的对比示意图；
图16为本申请实施例提供的一种通信设备的结构示意图。
具体实施方式
如背景技术中所述，在倒装芯片的封装结构中，干扰源和受扰体之间的干扰问题日益突出，其原因是：在倒装芯片的封装结构中，芯片的上表面、基板的顶层以及导电凸块之间形成谐振腔。具有一定电磁辐射能力的功能电路辐射的电磁波会通过该谐振腔耦合到另一个具有一定电磁接收能力的功能电路中，导致两个功能电路之间的电磁隔离度恶化，从而导致芯片中干扰源和受扰体之间的干扰严重。其中，具有电磁辐射能力的功能电路可以称为干扰源，具有电磁接收能力的功能电路可以称为受扰体。
芯片可以包括一个或多个功能电路，这些电路具有一定的电磁辐射能力或电磁接收能力，或者同时具有电磁辐射能力和电磁接收能力。如图2所示的一种倒装芯片的封装结构中，芯片包括功能电路1和功能电路2，其中功能电路1具有一定电磁辐射能力，功能电路2具有一定电磁接收能力。功能电路1和功能电路2分别通过导电凸块实现与基板的电气连接。由于芯片的上表面(即包含芯片焊垫的表面)、基板的顶层(即基板朝向芯片的表面)以及两个导电凸块之间形成谐振腔，因此功能电路1辐射的电磁波会通过该谐振腔耦合到功能电路2中，导致功能电路2受到电磁波干扰，功能电路1和功能电路2之间的电磁隔离度恶化。
针对上述问题，本申请实施例提供一种倒装芯片的封装结构及电子设备，用以提高芯片(Die)中干扰源和受扰体之间的电磁隔离度，减小干扰源和受扰体之间的干扰。其中，本申请实施例提供的倒装芯片的封装结构可广泛应用于各种电子设备以及电子器件中，包括但不限于智能手机、智能电视、智能电视机顶盒、个人电脑(personal computer，PC)、可穿戴设备、智能宽带等终端设备；无线网络、固定网络、服务器等电信设备以及芯片模组、存储器等电子器件。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施例作进一步地详细描述。
需要说明的是，本申请实施例中所涉及的多个，是指两个或两个以上。另外，需要理解的是，在本申请实施例的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
参见图3，为本申请实施例提供的一种倒装芯片的封装结构示意图。该倒装芯片的封装结构300包括基板301、芯片302、多个导电凸块303以及第一金属结构304。
其中，芯片302的上表面通过多个导电凸块303与基板301朝向芯片302的表面(即前述基板的顶层)形成电气连接，芯片302的上表面为包括芯片焊垫的表面。芯片焊垫与芯片302的输入/输出管脚连接，从而实现电信号的输入/输出。
其中，第一金属结构304包含多个第一金属柱，多个第一金属柱中的每个第一金属柱置于基板301和芯片302之间，且每个第一金属柱与基板301以及芯片302形成电气连接，多个第一金属柱围绕第一有源功能电路排列，第一有源功能电路为芯片302中具有电磁辐射能力和/或电磁接收能力的电路。
需要说明的是，在倒装芯片的封装结构300中，芯片302通过导电凸块303与基板301形成电气连接，芯片302还通过第一金属柱与基板301形成电气连接。对于这两种电气连接的不同之处可以有如下理解：
芯片302通过导电凸块303与基板301形成电气连接，导电凸块303可以通过芯片焊垫与芯片302的输入/输出管脚连接，用于传输芯片302的输入/输出的电信号；因而芯片302通过导电凸块303与基板301形成电气连接，可以实现芯片302的功能。
芯片302通过第一金属柱与基板301形成电气连接，第一金属柱可以与芯片302中未定义功能的管脚、接地管脚等连接，用于破坏导电凸块303、基板301以及芯片302形成的谐振腔。不难看出，第一金属柱中并未传输用于实现芯片功能的有用的电信号。因而芯片302通过第一金属柱与基板301形成电气连接，可以减小第一有源功能电路与其他有源功能电路之间的电磁干扰。
本申请实施例中，有源功能电路是指包含电源的功能电路。芯片302中可以包含一个或多个有源功能电路，对于这些有源功能电路中的任一有源功能电路来说，该有源功能电路可以是干扰源，可以是受扰体，也可以同时为干扰源和受扰体。干扰源辐射的电磁波会对受扰体产生电磁干扰。本申请实施例中的第一有源功能电路是指具有电磁辐射能力和/或电磁接收能力的有源功能电路。也就是说，第一有源功能电路可以是干扰源，可以是受扰体，也可以同时为干扰源和受扰体。
另外，本申请实施例中，芯片302的上表面通过多个导电凸块303与基板301朝向芯片302的表面形成电气连接，该芯片302的上表面为包括芯片焊垫的表面，也就是说，芯片302采用倒装技术进行封装。此外，在图3所示的倒装芯片的封装结构300中，仅示出了多个导电凸块303中的一个。实际实现时，该封装结构300中可以包含多个功能电路，多个功能电路分别通过不同的导电凸块与基板301朝向芯片302的表面形成电气连接，即该封装结构300中可以包含多个导电凸块。
图3中示出的导电凸块303可用于实现第一有源功能电路与基板301的电气连接。对于多个功能电路中的第一有源功能电路来说，用于实现第一有源功能电路与基板301连接的导电凸块303与基板301、芯片302以及(用于实现芯片302中其他功能电路与基板301连接的)其他导电凸块之间会形成前述谐振腔，从而恶化第一有源功能电路与其他功能电路之间的电磁隔离度。
在第一有源功能电路周围设置的第一金属结构304(即设置多个第一金属柱)，可以改变基板301、芯片302以及导电凸块303之间形成的谐振腔的谐振特性。当第一有源功能电路作为干扰源时，第一金属结构304可以减小第一有源功能电路对芯片302中其他功能电路(例如受扰体)的电磁干扰；当第一有源功能电路作为受扰体时，第一金属结构304可以减小芯片302中其他功能电路(例如干扰源)对第一有源功能电路的电磁干扰。因此，采用图3所示的倒装芯片的封装结构300可以减小芯片302中的干扰源对受扰体的电磁干扰，提高干扰源和受扰体之间的电磁隔离度。
需要说明的是，本申请实施例中仅限定多个第一金属柱围绕第一有源功能电路排列，对第一金属柱的数量、形状以及材质等其他特征不做具体限定。例如，第一金属柱的数量可以为四个、五个、六个、七个、八个等，第一金属柱可以是圆形金属柱、方形金属柱，也可以是其他形状的金属柱，第一金属柱的材质可以是锡、铜或其他具有电磁导通性能的金属。
此外，本申请实施例中对多个第一金属柱的间距也不做具体限定。示例性地，本申请实施例中，多个第一金属柱可以围绕第一有源功能电路按照第一间距依次等间距排列。也就是说，多个第一金属柱可以等间距排列。
将多个第一金属柱设置为等间距排列的形式，主要是出于以下考虑：多个第一金属柱等间距排列时，在工艺上易于实现。此外，多个第一金属柱等间距排列，还可以均匀地减弱第一有源功能电路与其他有源功能电路间的电磁干扰。
具体地，多个第一金属结构等间距排列时，第一间距可以小于第一有源功能电路辐射或接收的电磁波的波长的十分之一。例如，第一有源功能电路作为干扰源时，第一间距可以小于第一有源功能电路辐射的电磁波的波长的十分之一；第一有源功能电路作为受扰体时，第一间距可以小于第一有源功能电路辐接收的电磁波的波长的十分之一；第一有源功能电路同时作为干扰源和受扰体时，第一间距可以小于第一有源功能电路辐射的电磁波的波长的十分之一，也可以小于第一有源功能电路接收的电磁波的波长的十分之一，或者小于第一有源功能电路辐射的电磁波的波长的十分之一和接收的电磁波的波长的十分之一中的较小值。
为了便于描述，本申请实施例及附图中均以多个第一金属结构等间距排列的方式进行示意。实际实现时，多个第一金属柱也可以呈非等间距排列。多个第一金属柱呈非等间距排列时，相邻两个第一金属柱间的距离可以小于第一有源功能电路辐射或接收的电磁波的波长的十分之一。
图3所示的倒装芯片的封装结构300的俯视图可以如图4所示。图3和图4所示的倒装芯片的封装结构300以第一金属柱的数量为6个、第一金属柱为圆形金属柱为例。此外，图4中为了更清楚地表示第一金属柱和导电凸块303(用于连接第一有源功能电路和基板301)的位置关系，将芯片302以虚线示意。此外，在图4所示的倒装芯片的封装结构300中，多个第一金属柱均匀设置于导电凸块303周围。
实际实现时，本申请实施例中的多个第一金属柱与导电凸块303之间的位置关系并不限定为图3或图4所示的方式。只要多个第一金属柱围绕第一有源功能电路排列即可。
一种示例可以是，多个第一金属柱与导电凸块303之间的位置关系可以如图5所示。第一金属柱的数量为四个，四个第一金属柱按照第一间距依次等间距排列在第一有源功能电路的右侧。
另一种示例还可以是，多个第一金属柱与导电凸块303之间的位置关系可以如图6所示。第一金属柱的数量为三个，三个第一金属柱按照第一间距依次等间距排列在第一有源功能电路的左上侧。
另一种示例也可以是，多个第一金属柱与导电凸块303之间的位置关系可以如图7所示。第一金属柱的数量为八个，八个第一金属柱按照第一间距依次等间距排列在第一有源功能电路的四周。其中，任意两个相邻的第一金属柱的间距均为第一间距。
此外，倒装芯片的封装结构300中还可以包括填充层，该填充层用于将第一有源功能电路辐射和/或接收的电磁波转换为热能。
在基板301和芯片302之间设置填充层，可以将第一有源功能电路辐射和/或接收的电磁波转换为热能，进而减小干扰源对受扰体的电磁干扰，提高该封装结构300中干扰源和受扰体之间的电磁隔离度。此外，在基板301和芯片302之间设置填充层，可以将基板301、芯片302、导电凸块303以及第一金属结构304黏附在一起，降低由于基板301和芯片302的热膨胀系数不匹配而在导电凸块303以及第一金属结构304上产生的应力，提高导电凸块303和第一金属结构304的热疲劳寿命，从而提高倒装芯片的封装结构300的可靠性。
具体地，填充层中可以包含电磁损耗粒子，该电磁损耗粒子用于将第一有源功能电路辐射和/或接收的电磁波转换为热能。
在上述方案中，可以通过填充层中的电磁损耗粒子实现将第一有源功能电路辐射和/或接收的电磁波转换为热能。
如前所述，本申请实施例中对多个第一金属柱与导电凸块303(用于实现第一有源功能电路与基板301的电气连接)之间的位置关系不做具体限定，只要多个第一金属柱围绕第一有源功能电路排列即可。
本申请实施例中，对“多个第一金属柱围绕第一有源功能电路排列”中的“围绕”一词可以有如下理解：围绕可以指多个第一金属柱包围第一有源功能电路，即第一源交换节点四周排布的多个第一金属柱不存在明显的“缺口”，简称“全包围”；围绕也可以指多个第一金属柱仅在第一有源功能电路的某些方向上围绕第一有源功能电路排列，即第一源交换节点四周排布的多个第一金属柱存在明显的“缺口”，简称“半包围”。例如，图4中多个第一金属柱的排列方式可以视为“全包围”的排列方式，图5中多个第一金属柱的排列方式可以视为“半包围”的排列方式。
具体地实现时，可以根据封装结构300的空间限制、芯片302对电磁隔离度的要求以及第一有源功能电路周围的磁场强度等因素选择上述“全包围”或“半包围”的排列方式。下面列举其中的两种实现方式。
实现方式一
多个第一金属柱围绕第一有源功能电路排列，可以通过如下方式实现：多个第一金属柱包围第一有源功能电路。
在实现方式一中，多个第一金属柱在第一有源功能电路四周都有排列，即多个第一金属柱包围第一有源功能电路。这里，包围是一个相对的概念。由于多个第一金属柱之间是存在间距的，因而不难想象，通过多个第一金属柱是难以将第一有源功能电路完全隔离起来的。这里所说的“包围”，是指多个第一金属柱在第一有源功能电路的四周各个方向均有排布，即多个第一金属柱之间的间距相当，第一源交换节点四周排布的多个第一金属柱不存在明显的“缺口”，即前述“全包围”排列方式。
当第一有源功能电路作为干扰源时，采用这种实现方式可以减小第一有源功能电路向四周辐射的电磁波对各个方向上的受扰体的干扰；当第一有源功能电路作为受扰体时，采用这种实现方式可以减小第一有源功能电路周围各个方向上的干扰源对第一有源功能电路的干扰。因而，无论芯片302中包含几个功能电路、各个功能电路的位置怎样分布，采用实现方式一均可以减小第一有源功能电路四周各个方向的电磁干扰，从而达到提高芯片302中干扰源和受扰体之间的电磁隔离度的效果。
示例性地，采用实现方式一时，第一金属柱与导电凸块之间的位置关系可以如图7所示。其中，第一金属柱的数量为八个，八个第一金属柱按照第一间距依次等间距排列在第一有源功能电路的四周，任意两个相邻的第一金属柱的间距均为第一间距。
示例性地，采用实现方式一时，第一金属柱与导电凸块之间的位置关系可以如图8所示。其中，第一金属柱的数量为八个，八个第一金属柱按照第一间距依次等间距排列在第一有源功能电路的四周，任意两个相邻的第一金属柱的间距均为第一间距。
对比图7和图8可以看出，图8所示的实现方式与图7所示的实现方式的区别是：图8中，每个第一金属柱与第一有源功能电路的距离相同，即每个第一金属柱与导电凸块303的距离相同。采用图8所示的实现方式，可以使得第一有源功能电路与其他有源功能电路间的电磁干扰的减弱程度更为平均。
实现方式二
多个第一金属柱围绕第一有源功能电路排列，可以通过如下方式实现：多个第一金属柱在磁场强度大于预设值的区域内围绕第一有源功能电路排列。
实现方式二中涉及磁场强度这一概念。为了解释磁场强度这一概念，首先对第一有源功能电路的电磁耦合路径这一概念加以解释。第一有源功能电路的电磁耦合路径为第一有源功能电路辐射和/或接收电磁波的路径。理论上，只要芯片302中存在其他干扰源或受扰体，以第一有源功能电路为中心，向四周辐射的各个方向都可以视为第一有源功能电路的电磁耦合路径，只是有些方向上的磁场强度较强，有些方向上的磁场强度较弱。
例如，若芯片302包含第一有源功能电路以及有源功能电路P，第一有源功能电路作为干扰源，有源功能电路P作为受扰体，有源功能电路P设置于第一有源功能电路的右侧。那么对于第一有源功能电路来说，以第一有源功能电路为中心，向四周辐射的各个方向都可以视为第一有源功能电路的电磁耦合路径。但是，由于第一有源功能电路的右侧设置有有源功能电路P这一受扰体，因而第一有源功能电路的右侧区域与第一有源功能电路的左侧区域相比，干扰源和受扰体之间的电磁干扰所产生的磁场较强，即第一有源功能电路右侧的磁场强度大于第一有源功能电路左侧的磁场强度。
在实现方式二中，多个第一金属柱设置于磁场强度大于预设值的区域内，从而针对磁场强度较强的区域(例如上述示例中第一有源功能电路的右侧区域)的电磁干扰进行削弱。其中，该预设值可以根据需求进行设置。
不难想象，通过设置该预设值，多个第一金属柱可以呈现前述“半包围”排列方式。即，多个第一金属柱可以仅在第一有源功能电路的某些方向(即磁场强度较强的方向)上围绕第一有源功能电路排列。在实现方式二中，多个第一金属柱设置于磁场强度大于预设值的区域，因而通过多个第一金属柱可以减小磁场强度较强区域内的电磁干扰。当第一有源功能电路作为干扰源时，采用这种实现方式可以减小第一有源功能电路辐射的电磁波对磁场强度较强区域内的受扰体的干扰；当第一有源功能电路作为受扰体时，采用这种实现方式可以减小第一有源功能电路周围磁场强度较强区域内的干扰源对第一有源功能电路的干扰。综上，采用实现方式二，可以减小第一有源功能电路周围磁场强度较强区域内的电磁干扰，从而达到提高芯片302中干扰源和受扰体之间的电磁隔离度的效果。
不难看出，通常情况下，实现方式二与实现方式一相比，第一金属结构304中第一金属柱的数量得以减少，因而采用实现方式二可以使得倒装芯片的封装结构得以简化，从而达到节省封装结构的空间的效果，实现方式也更为简单。
示例性地，采用实现方式二时，第一金属柱与导电凸块之间的位置关系可以如图9所示。图9中，第一金属柱的数量为五个，其他有源功能电路(即图9中的有源功能电路A)设置于第一有源功能电路的左侧，五个第一金属柱设置于第一有源功能电路的左侧。图9中，第一有源功能电路为干扰源，源交换节点A为受扰体，虚线箭头代表第一有源功能电路的电磁耦合路径。其中，电磁耦合路径中的磁力线越密集，代表该区域的磁场强度越强。从图9中不难看出，第一有源功能电路的左侧磁场强度较强，第一有源功能电路的右侧磁场强度较弱。因而，采用实现方式二时，多个第一金属柱可以仅设置在磁场强度大于预设值的区域内(即第一有源功能电路的左侧)。
示例性地，采用实现方式二时，第一金属柱与导电凸块之间的位置关系可以如图10所示。图10中，第一金属柱的数量为五个，其他有源功能电路(即图10中的有源功能电路B)设置于第一有源功能电路的右侧，五个第一金属柱设置于第一有源功能电路的右侧。图10中，第一有源功能电路为受扰体，有源功能电路B为干扰源，虚线箭头代表第一有源功能电路的电磁耦合路径。其中，电磁耦合路径中的磁力线越密集，代表该区域的磁场强度越强。从图10中不难看出，第一有源功能电路的右侧磁场强度较强，第一有源功能电路的左侧磁场强度较弱。采用实现方式二时，多个第一金属柱可以仅设置在磁场强度大于预设值的区域内(即第一有源功能电路的右侧)。
对比图9和图10可以看出，图10所示的实现方式与图9所示的实现方式的区别是：图10中，每个第一金属柱与第一有源功能电路的距离相同，即每个第一金属柱与(用于连接第一有源功能电路和基板301的)导电凸块303的距离相同。采用图10所示的实现方式，可以使得第一有源功能电路与其他有源功能电路间的电磁干扰的减弱程度更为平均。
此外，本申请实施例中，倒装芯片的封装结构300中还可以包括：第二有源功能电路，第二有源功能电路为芯片302中具有电磁辐射能力和/或电磁接收能力的电路。
也就是说，针对封装结构中的第一有源功能电路设置第一金属结构后，可以不针对第二有源功能电路再设置相应金属结构。由于在第一有源功能电路周围已设置第一金属结构，因而第一金属结构可以在电磁波的发射或接收路径上减弱电磁干扰，即使第二有源功能电路周围未设置金属结构，第二有源功能电路和第一有源功能电路之间的电磁干扰与现有方案相比，已经得到减弱。
当然，本申请实施例中，为了进一步提高干扰源和受扰体之间的电磁隔离度，也可以针对第二有源功能电路设置第二金属结构。其中，第二金属结构的设置可以参考第一金属结构的相关描述，此处不再赘述。
进一步地，若芯片302中包含多个干扰源和多个受扰体，则还可以针对每个干扰源以及每个受扰体均设置相应的金属结构。针对干扰源设置的金属结构可以减小该干扰源对其他受扰体的电磁干扰，针对受扰体设置的金属结构可以减小该受扰体受到的、来自其他干扰源的电磁干扰，从而提高干扰源和受扰体之间的电磁隔离度。
下面，结合以上对本申请实施例提供的倒装芯片300的封装结构的描述，给出几种倒装芯片的封装结构的具体示例。
一种示例可以是，若芯片302中包含一个具有电磁辐射能力的有源功能电路C以及一个具有电磁接收能力的有源功能电路D，则针对干扰源和受扰体均设置金属结构后，倒装芯片的封装结构300可以如图11所示。图11中，针对两个有源功能电路设置的金属结构中，多个金属柱均采用上述实现方式一所述的方式排布。其中，针对两个有源功能电路设置的金属结构中，金属柱之间的距离不同。图11中，虚线箭头代表有源功能电路C和有源功能电路D之间的电磁耦合路径。
另一种示例可以是，若芯片302中包含一个具有电磁辐射能力的有源功能电路E以及一个具有电磁接收能力的有源功能电路F，则针对干扰源和受扰体均设置金属结构后，倒装芯片的封装结构300可以如图12所示。图12中，针对两个有源功能电路设置的金属结构中，多个金属柱均采用上述实现方式一所述的方式排布，且针对某个有源功能电路设置的多个金属柱与该有源功能电路的距离均相同。此外，针对两个有源功能电路设置的金属结构中，金属柱之间的距离不同。图12中，虚线箭头代表有源功能电路E和有源功能电路F之间的电磁耦合路径。
另一种示例也可以是，若芯片302中包含一个具有电磁辐射能力的有源功能电路G以及一个具有电磁接收能力的有源功能电路H，则针对干扰源和受扰体均设置金属结构后，倒装芯片的封装结构300可以如图13所示。图13中，针对两个有源功能电路设置的金属结构中，多个金属柱均采用上述实现方式二所述的方式排布。其中，针对两个有源功能电路设置的金属结构中，金属柱之间的距离不同。图13中，虚线箭头代表有源功能电路G和有源功能电路H之间的电磁耦合路径。
再一种示例还可以是，若芯片302中包含一个具有电磁辐射能力的有源功能电路M以及一个具有电磁接收能力的有源功能电路N，则针对干扰源和受扰体均设置金属结构后，倒装芯片的封装结构300可以如图14所示。图14中，针对两个有源功能电路设置的金属结构中，多个金属柱均采用上述实现方式二所述的方式排布，且针对某个有源功能电路设置的多个金属柱与该有源功能电路的距离均相同。其中，针对两个有源功能电路设置的金属结构中，金属柱之间的距离不同。图14中，虚线箭头代表有源功能电路M和有源功能电路N之间的电磁耦合路径。
综上，采用本申请实施例提供的倒装芯片的封装结构300，围绕第一有源功能电路排列有多个第一金属柱，多个第一金属柱可以改变基板301、芯片302以及导电凸块303之间形成的谐振腔的谐振特性。当第一有源功能电路作为干扰源时，第一金属结构304可以减小第一有源功能电路对芯片302中其他功能电路(例如受扰体)的电磁干扰；当第一有源功能电路作为受扰体时，第一金属结构304可以减小芯片302中其他功能电路(例如干扰源)对第一有源功能电路的电磁干扰。因此，采用本申请实施例提供的倒装芯片的封装结构，可以减小芯片302中的干扰源对受扰体的干扰，提高干扰源和受扰体之间的电磁隔离度。
示例性地，在倒装芯片的封装结构中设置第一金属结构以及未设置第一金属结构时，芯片中的干扰源和受扰体之间的电磁隔离度的对比可以如图15所示。由图15可以看出，采用本申请实施例提供的设置第一金属结构的方案，可以提高干扰源和受扰体之间的电磁隔离度。
基于以上实施例，本申请还提供一种电子设备，该电子设备可以包括上述任一实施例所描述的倒装芯片的封装结构300。其中，该电子设备包括但不限于智能手机、智能电视、智能电视机顶盒、PC、可穿戴设备、智能宽带等终端设备；无线网络、固定网络、服务器等电信设备以及芯片模组、存储器等电子器件。
示例性地，本申请实施例提供一种通信设备。参见图16，该通信设备1600包括处理器1601、存储器1602以及一个或多个远端射频电路模块(remote radio unit，RRU)。其中，处理器1601主要用于对通信协议以及通信数据进行处理，以及对通信设备1600进行控制，执行软件程序，处理软件程序的数据。存储器1602主要用于存储软件程序和数据。RRU可以包含射频电路模块以及天线，射频电路模块主要用于射频信号的转换及处理。天线主要用于收发电磁波形式的射频信号。
其中，射频电路模块中的芯片可采用本申请实施例提供的倒装芯片的封装结构300，从而使得通信设备1600在进行数据收发时，减小射频电路模块中的干扰源对受扰体的电磁干扰，提高数据收发的准确性。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种倒装芯片的封装结构，其特征在于，包括：基板、芯片、多个导电凸块和第一金属结构，其中：
所述芯片的上表面通过所述多个导电凸块与所述基板的朝向所述芯片的表面形成电气连接，所述上表面为包括芯片焊垫的表面；
所述第一金属结构包含多个第一金属柱，所述多个第一金属柱中的每个第一金属柱置于所述基板和所述芯片之间，且每个第一金属柱与所述基板以及所述芯片形成电气连接，所述多个第一金属柱围绕第一有源功能电路排列，所述第一有源功能电路为所述芯片中具有电磁辐射能力和/或电磁接收能力的电路。
2.如权利要求1所述的封装结构，其特征在于，还包括：
填充层，所述填充层用于将所述第一有源功能电路辐射和/或接收的电磁波转换为热能。
3.如权利要求2所述的封装结构，其特征在于，所述填充层中包含电磁损耗粒子，所述电磁损耗粒子用于将所述第一有源功能电路辐射和/或接收的电磁波转换为热能。
4.如权利要求1～3任一项所述的封装结构，其特征在于，所述多个第一金属柱围绕所述第一有源功能电路按照第一间距依次等间距排列。
5.如权利要求4所述的封装结构，其特征在于，所述第一间距小于所述第一有源功能电路辐射或接收的电磁波的波长的十分之一。
6.如权利要求4所述的封装结构，其特征在于，所述多个第一金属柱包围所述第一有源功能电路。
7.如权利要求1所述的封装结构，其特征在于，所述多个第一金属柱在磁场强度大于预设值的区域内围绕所述第一有源功能电路排列。
8.如权利要求1所述的封装结构，其特征在于，还包括：
第二有源功能电路，所述第二有源功能电路为所述芯片中具有电磁辐射能力和/或电磁接收能力的电路。
9.如权利要求8所述的封装结构，其特征在于，还包括：
第二金属结构，所述第二金属结构包含多个第二金属柱，所述多个第二金属柱中的每个第二金属柱置于所述基板和所述芯片之间，且每个第二金属柱与所述基板以及所述芯片形成电气连接，所述多个第二金属柱围绕所述第二有源功能电路排列。
10.一种电子设备，其特征在于，包括如权利要求1～8任一项所述的倒装芯片的封装结构。
CN201880093928.5A 2018-05-31 2018-05-31 一种倒装芯片的封装结构及电子设备 Active CN112166502B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/089369 WO2019227436A1 (zh) 2018-05-31 2018-05-31 一种倒装芯片的封装结构及电子设备

Publications (2)

Publication Number Publication Date
CN112166502A CN112166502A (zh) 2021-01-01
CN112166502B true CN112166502B (zh) 2023-01-13

Family

ID=68697683

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880093928.5A Active CN112166502B (zh) 2018-05-31 2018-05-31 一种倒装芯片的封装结构及电子设备

Country Status (3)

Country Link
US (1) US11251136B2 (zh)
CN (1) CN112166502B (zh)
WO (1) WO2019227436A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309243B2 (en) * 2019-08-28 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package having different metal densities in different regions and manufacturing method thereof
US11177223B1 (en) * 2020-09-02 2021-11-16 Qualcomm Incorporated Electromagnetic interference shielding for packages and modules

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233695A (ja) * 1998-02-12 1999-08-27 Matsushita Electric Ind Co Ltd 半導体装置
CN102593104A (zh) * 2011-01-05 2012-07-18 矽品精密工业股份有限公司 半导体封装件及其制造方法
CN104051431A (zh) * 2013-03-14 2014-09-17 Nxp股份有限公司 具有射频屏蔽的系统、半导体器件及其制造方法
CN104425460A (zh) * 2013-09-11 2015-03-18 恩智浦有限公司 集成电路
CN107408551A (zh) * 2015-02-27 2017-11-28 高通股份有限公司 倒装芯片（fc）模块中的分隔屏蔽
CN107818956A (zh) * 2016-09-12 2018-03-20 联发科技股份有限公司 半导体封装、封装上封装及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509640B1 (en) * 2000-09-29 2003-01-21 Intel Corporation Integral capacitor using embedded enclosure for effective electromagnetic radiation reduction
KR100576156B1 (ko) * 2003-10-22 2006-05-03 삼성전자주식회사 댐이 형성된 반도체 장치 및 그 반도체 장치의 실장 구조
JP4947967B2 (ja) * 2005-12-12 2012-06-06 富士通株式会社 回路モジュール
WO2007076443A2 (en) 2005-12-21 2007-07-05 Colt Rapid Mat, Llc Rapidly installable energy barrier system
US8492762B2 (en) * 2006-06-27 2013-07-23 General Electric Company Electrical interface for a sensor array
US8017436B1 (en) * 2007-12-10 2011-09-13 Amkor Technology, Inc. Thin substrate fabrication method and structure
TWI506738B (zh) * 2011-06-09 2015-11-01 Unimicron Technology Corp 封裝結構及其製法
US9312927B2 (en) 2013-11-11 2016-04-12 Qualcomm Incorporated Tunable guard ring for improved circuit isolation
US9496231B1 (en) 2015-12-03 2016-11-15 Intel IP Corporation Bypass ring to improve noise isolation of coils and inductors
CN105428325B (zh) * 2015-12-22 2017-03-22 苏州日月新半导体有限公司 一种带金属屏蔽层的单层超薄基板封装结构的制备工艺及其制品
US20170317166A1 (en) 2016-04-29 2017-11-02 Globalfoundries Inc. Isolation structures for circuits sharing a substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233695A (ja) * 1998-02-12 1999-08-27 Matsushita Electric Ind Co Ltd 半導体装置
CN102593104A (zh) * 2011-01-05 2012-07-18 矽品精密工业股份有限公司 半导体封装件及其制造方法
CN104051431A (zh) * 2013-03-14 2014-09-17 Nxp股份有限公司 具有射频屏蔽的系统、半导体器件及其制造方法
CN104425460A (zh) * 2013-09-11 2015-03-18 恩智浦有限公司 集成电路
CN107408551A (zh) * 2015-02-27 2017-11-28 高通股份有限公司 倒装芯片（fc）模块中的分隔屏蔽
CN107818956A (zh) * 2016-09-12 2018-03-20 联发科技股份有限公司 半导体封装、封装上封装及其制造方法

Also Published As

Publication number Publication date
US20210013154A1 (en) 2021-01-14
CN112166502A (zh) 2021-01-01
US11251136B2 (en) 2022-02-15
WO2019227436A1 (zh) 2019-12-05

Similar Documents

Publication Publication Date Title
EP2626897B1 (en) Transmission line transition having vertical structure and single chip package using land grid array joining
US7239222B2 (en) High frequency circuit module
US8874048B2 (en) Wireless device, and information processing apparatus and storage device including the wireless device
US9172131B2 (en) Semiconductor structure having aperture antenna
JP5212949B2 (ja) 小型可変ビームマイクロ波アンテナ
US11855355B2 (en) Antenna apparatus
JP2013179449A (ja) 無線装置、それを備えた情報処理装置および記憶装置
KR20120104896A (ko) 초고주파 패키지 모듈
US20210320429A1 (en) Communication device
KR20200145230A (ko) 안테나 모듈 및 이를 포함하는 전자기기
CN112166502B (zh) 一种倒装芯片的封装结构及电子设备
WO2020081263A1 (en) Antenna arrays integrated into an electromagnetic transparent metallic surface
JP2014170811A (ja) ＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）
GB2499792A (en) Electronic device comprising an electronic die, a substrate integrated waveguide (SIW) and a flip-chip ball grid array package
WO2023116305A1 (zh) 一种封装模组、其制备方法、基站及电子设备
WO2018100912A1 (ja) 高周波モジュール、および通信装置
JP6586629B2 (ja) 半導体パッケージ及び半導体装置
WO2021033418A1 (ja) 高周波モジュール
KR20210038529A (ko) 안테나 모듈 및 이를 포함하는 전자기기
CN218525735U (zh) 电子器件
US20240047853A1 (en) Antenna module
US20240047846A1 (en) Antenna module
US20230260880A1 (en) Electrical packages with non-linear interconnect members
US20230215795A1 (en) Mechanically reinforced electrical packages
US20230354507A1 (en) High-frequency circuit board and antenna module

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant