CN105374772A - 双镶嵌结构的结构和形成方法 - Google Patents

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Abstract

本发明提供了双镶嵌结构的结构和形成方法。提供了半导体器件结构的结构和形成方法。该半导体器件结构包括半导体衬底和位于半导体衬底上方的导电部件。该半导体器件结构还包括位于导电部件和半导体衬底上方的介电层和位于介电层中的通孔。通孔具有椭圆形的截面。该半导体器件结构还包括位于介电层中的沟槽，通孔从沟槽的底部开始延伸。沟槽的沟槽宽度宽于通孔的孔宽度。此外，该半导体器件结构包括一种或多种导电材料，其填充通孔和沟槽并且电连接至导电部件。

Description

双镶嵌结构的结构和形成方法
技术领域
本发明涉及双镶嵌结构的结构和形成方法。
背景技术
半导体集成电路(IC)经历了快速的发展。IC材料和设计的技术进步产生了多代IC，每一代都比上一代具有更小且更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积互连器件的数量)通常增加，而部件尺寸(即，可使用制造工艺制造的最小部件)减小。这种比例缩小工艺通常通过增加生产效率和降低相关成本来提供效益。
该产业所使用的满足器件密度要求的一种方法为使用用于互连结构的镶嵌和双镶嵌结构。在双镶嵌工艺中，利用开口沟槽图案化下面的绝缘层。此后，沉积导体并将其抛光至绝缘层的平面以形成图案化导体部件。双镶嵌工艺使用类似的方式并通过单个沉积导体工艺填充两个部件(沟槽和通孔)。
然而，随着部件尺寸的缩小和密度要求的增加，部件(诸如互连结构)之间的间距减小。结果，制造工艺越来越难以进行。在半导体器件中形成具有越来越短的间距的互连结构成为挑战。
发明内容
为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件结构，包括：半导体衬底；导电部件，位于半导体衬底上方；介电层，位于导电部件和半导体衬底上方；通孔，位于介电层中，其中，通孔具有椭圆形的截面；沟槽，位于介电层中，其中，通孔从沟槽的底部开始延伸，并且沟槽的沟槽宽度宽于通孔的孔宽度；以及至少一种导电材料，填充通孔和沟槽，并且电连接至导电部件。
根据本发明的一个实施例，沟槽具有第一侧壁和与第一侧壁相对的第二侧壁，第一侧壁与通孔横向隔开第一距离，并且第二侧壁与通孔横向隔开第二距离。
根据本发明的一个实施例，第一距离基本等于第二距离。
根据本发明的一个实施例，导电部件的线宽基本等于沟槽宽度。
根据本发明的一个实施例，沟槽宽度在大约7nm至大约20nm的范围内。
根据本发明的一个实施例，介电层具有上部和下部，上部环绕沟槽，下部环绕通孔，并且在上部和下部之间没有蚀刻停止层。
根据本发明的一个实施例，还包括位于半导体衬底和介电层之间的蚀刻停止层。
根据本发明的另一方面，提供了一种半导体器件结构，包括：半导体衬底；导电部件，位于半导体衬底上方，导电部件具有线宽；介电层，位于导电部件和半导体衬底上方；通孔，位于介电层中；沟槽，位于介电层中，其中，通孔从沟槽的底部开始延伸，并且沟槽的沟槽宽度宽于通孔的孔宽度且基本等于线宽；以及至少一种导电材料，填充通孔和沟槽并且电连接至导电部件。
根据本发明的一个实施例，沟槽具有第一侧壁和与第一侧壁相对的第二侧壁，第一侧壁与通孔横向隔开第一距离，第二侧壁与通孔横向隔开第二距离。
根据本发明的一个实施例，第一距离基本等于第二距离。
根据本发明的一个实施例，沟槽宽度在大约7nm至大约20nm的范围内。
根据本发明的一个实施例，通孔具有基本为圆形的截面。
根据本发明的一个实施例，介电层具有上部和下部，上部环绕沟槽，下部环绕通孔，并且在上部和下部之间没有蚀刻停止层。
根据本发明的又一方面，提供了一种用于形成半导体器件结构的方法，包括：提供半导体衬底，在半导体衬底上形成有导电部件；在半导体衬底和导电部件上方形成介电层；在介电层上方形成硬掩模，硬掩模具有与导电部件对准的沟槽开口；在硬掩模上方形成掩模层，掩模层具有跨过沟槽开口延伸的孔开口并且露出沟槽开口的一部分；通过孔开口和沟槽开口之间的重叠部分蚀刻介电层，以在介电层中形成通孔；部分地去除硬掩模以扩大沟槽开口；通过扩大的沟槽开口蚀刻介电层以在介电层中形成沟槽；以及在沟槽和通孔中填充至少一种导电材料。
根据本发明的一个实施例，导电部件的线宽宽于沟槽开口的宽度。
根据本发明的一个实施例，导电部件的线宽基本等于扩大的沟槽开口的宽度。
根据本发明的一个实施例，还包括：在部分地去除硬掩模之前，在通孔中形成保护层。
根据本发明的一个实施例，还包括：在部分地去除硬掩模之前，回蚀保护层，使得保护层的顶面低于硬掩模的表面。
根据本发明的一个实施例，还包括：在形成沟槽之后以及在填充至少一种导电材料之前，去除保护层。
根据本发明的一个实施例，通过各向同性地蚀刻硬掩模来部分地去除硬掩模。
附图说明
当阅读附图时，根据以下详细的描述来理解本发明的各个方面。注意，根据行业的标准实践，各个部件没有按比例绘制。事实上，为了讨论的清楚，各个部件的尺寸可以任意增加或减小。
图1A-1至图1J-1是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图1A-2至图1J-2是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的顶视图。
图2是根据一些实施例的用于形成半导体器件结构的工艺的阶段的顶视图。
图3是根据一些实施例的用于形成半导体器件结构的工艺的阶段的顶视图。
图4是根据一些实施例的半导体器件结构的截面图。
图5A是根据一些实施例的半导体器件结构的顶视图。
图5B是根据一些实施例的半导体器件结构的顶视图。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还应包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行相应的解释。
描述了本公开的一些实施例。图1A-1至图1J-1是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图1A-2至图1J-2是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的顶视图。在一些实施例中，图1A-1至图1J-1的截面图沿着图1A-2至图1J-2所示顶视图的线I-I来截取。
如图1A-1所示，提供半导体衬底100。在一些实施例中，半导体衬底100为块状半导体衬底，诸如半导体晶圆。例如，半导体衬底100包括硅或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可包括碳化硅、砷化镓、砷化铟、磷化铟、另一合适的化合物半导体或它们的组合。在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。SOI衬底可使用注氧隔离(SIMOX)工艺、晶圆接合工艺、另一合适的方法或它们的组合来制造。
在一些实施例中，在半导体衬底100中形成隔离部件(未示出)以限定并隔离形成在半导体衬底100中的各个器件元件(未示出)。例如，隔离部件包括沟槽隔离(STI)部件或局部硅氧化(LOCOS)部件。
可形成在半导体衬底100中的各个器件元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管、另一种合适的元件或它们的组合。执行各种工艺以形成各个器件元件，诸如沉积、蚀刻、注入、光刻、退火、平面化、另一种合适的工艺或它们的组合。
如图1A-1所示，在半导体衬底100上方形成导电部件102a和102b。在一些实施例中，导电部件102a和102b的每一个均为电连接至对应的器件元件的导线。例如，导电接触件(未示出)用于在器件元件和导电部件之间形成电连接。
在一些实施例中，导电部件102a和102b由铜、铝、金、钛、钴、钨、另一种合适的导电材料或它们的组合来制造。导电部件102a和102b均具有线宽W1。在一些实施例中，线宽W1在大约7nm至大约20nm的范围内。在一些实施例中，线宽W1为半导体器件结构中的导线的最小线宽。在一些实施例中，导电部件102a和102b之间的间距P基本为线宽W1的两倍。间距P可在大约14nm至大约40nm的范围内。
在一些其他实施例中，导电部件102a和102b均包括一条或多条导线以及一个或多个导电通孔。图1A-1是这些情况的简化图。宽度W1表示导电部件102a和102b的最宽导线的线宽。
在一些实施例中，如图1A-1所示，绝缘层104形成在半导体衬底100上方。在一些实施例中，绝缘层104由氧化硅、硼硅酸玻璃(BSG)、磷硅酸玻璃(PSG)、硼磷硅玻璃(BPSG)、含氟硅酸盐玻璃(FSG)、多孔介电材料、另一种合适的低k介电材料或它们的组合来制造。包括沉积、蚀刻、平面化等的各种工艺可用于形成导电部件102a和102b以及绝缘层104。
如图1A-1所示，根据一些实施例，蚀刻停止层106沉积在绝缘层104以及导电部件102a和102b上方。蚀刻停止层106用于使导电部件102a和102b在随后用于形成通孔和沟槽的工艺期间不被损伤。在一些实施例中，蚀刻停止层106由碳化硅(SiC)、碳氮化硅(SiCN)、碳氧化硅(SiCO)、氮化硅(SiN)、氮氧化硅(SiON)、另一种合适的材料或它们的组合。在一些实施例中，使用化学气相沉积(CVD)工艺、旋涂工艺、另一种合适的工艺或它们的组合来沉积蚀刻停止层106。本公开的实施例可具有多种变化。在一些其他实施例中，不形成蚀刻停止层106。
如图1A-1所示，根据一些实施例，介电层108形成在蚀刻停止层106上方。介电层108用作金属间介电(IMD)层。在一些实施例中，介电层108由低k介电材料制成。低k介电材料具有小于二氧化硅的介电常数。例如，低k介电材料具有大约1.2至大约3.5之间的介电常数。随着半导体器件密度的增加和电路元件尺寸的减小，电阻电容(RC)延迟时间越来越主导电路的性能。将低k介电材料用作介电层108有助于减小RC延迟。
在一些实施例中，介电层108包括旋涂无机电介质、旋涂有机电介质、多孔介电材料、有机聚合物、有机硅石玻璃、SiOF系列材料、氢倍半硅氧烷(HSQ)系列材料、甲基倍半硅氧烷(MSQ)系列材料、多孔有机系列材料、另一种合适的材料或它们的组合。在一些实施例中，介电层108包括含有Si、C、O或H的材料。例如，介电层108包括SiO2、SiOC、SiON、SiCOH、SiOCN或它们的组合。在一些实施例中，介电层108由掺碳氧化硅制成。掺碳氧化硅也可以被称为有机硅酸盐玻璃(OSG)或C-氧化物。在一些实施例中，掺碳氧化硅包括甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、聚倍半硅氧烷、另一种合适的材料或它们的组合。在一些实施例中，介电层108包括掺氟硅酸盐玻璃(FSG)，诸如掺氟-(O-Si(CH3)2-O)。在一些实施例中，介电层108使用CVD工艺、旋涂工艺、喷涂工艺、另一种可应用工艺或它们的组合来沉积。
如图1A-1和图1A-2所示，根据一些实施例，硬掩模110形成在介电层108上方。硬掩模110被用于辅助随后的蚀刻工艺。在一些实施例中，硬掩模110由含金属材料制成。含金属材料可包括钛、氮化钛、钽、氮化钽、钨、另一种合适的材料或它们的组合。在一些实施例中，硬掩模110由氮化硅、氮氧化硅、聚合碳、石墨碳、碳化硅、氧化钛、硅、另一种合适的材料或它们的组合来制成。在一些实施例中，硬掩模110包括多个堆叠层。该多个堆叠层可由相同的材料制成。可选地，堆叠层中的一些由不同的材料制成。
如图1A-1和图1A-2所示，根据一些实施例，硬掩模110被图案化以具有一个或多个沟槽开口，诸如沟槽开口112a和112b。沟槽开口112a和112b用于在随后的工艺中帮助在介电层108中形成通孔和沟槽。例如，沟槽开口112a和112b被配置为限定或确定通孔和沟槽的位置和尺寸。在一些实施例中，沟槽开口112a和112b朝向介电层108延伸而不完全穿透硬掩模110。沟槽开口112a和112b分别具有下部111a和111b。在图1A-2中，为了清楚以粗线示出下部111a和111b。由于沟槽开口112a和112b不完全穿透硬掩模110，所以介电层108仍然可以在随后的工艺期间被保护。在随后工艺期间产生的湿气、化学残留物等可以被阻止进入介电层108。介电层108的质量得以维持。然而，应该注意，本公开的实施例不限于上述实施例。在一些其他实施例中，沟槽开口112a和112b完全穿透硬掩模110以露出介电层108。
在一些实施例中，在介电层108上方沉积硬掩模层，然后其被图案化为硬掩模110。包括光刻工艺和蚀刻工艺的图案化工艺被用于形成沟槽开口112a和112b。在一些其他实施例中，使用电子束写入工艺、离子束写入工艺、无掩模光刻工艺、激光束写入工艺、另一种可应用工艺或它们的组合来图案化硬掩模110。
随着半导体器件的部件尺寸持续减小，光刻覆盖控制变得越来越难。例如，导电部件102a或102b的线宽W1减小至大约7nm至大约20nm的范围。如上所述，沟槽开口112a和112b被配置为限定或确定通孔的位置和尺寸。因此，沟槽开口和下面的导电部件之间的对准也确定通孔和导电部件之间的对准。对准将影响随后形成的互连结构的电质量。如果在沟槽开口和导电部件之间存在严重的未对准，则也会对随后形成的通孔产生负面的影响。
如图1A-1和图1A-2所示，沟槽开口112a和112b均具有宽度W2。根据一些实施例，为了确保沟槽开口和导电部件之间的适当对准，宽度W2被设置为小于线宽W1。沟槽开口112a和112b均位于对应的导电部件102a或102b的正上方。换句话说，对应导电部件上的沟槽开口的假想突出位于导电部件的相对边缘之间。假想突出不延伸跨过导电部件的边缘。
在一些实施例中，宽度W2在大约5nm至大约10nm的范围内。在一些实施例中，宽度W2与W1的比率(W2/W1)在大约0.5至大约0.8的范围内。沟槽开口112a和112b均可以更加容易地与导电部件102a或102b对准，因为导电部件对于沟槽开口来说是相对较宽的对象。
即使在用于形成沟槽开口112a和112b的图案化工艺期间仍然发生未对准或偏移，相对较宽的导电部件也能够使沟槽开口的图案化工艺具有较大的覆盖裕度。沟槽开口112a和112b仍然可以位于对应的导电部件的正上方。
在一些情况下，如果宽度比率(W2/W1)大于约0.8，则宽度W2将会太大，使得沟槽开口和导电部件之间的对准不容易实现。在一些其他情况下，如果宽度比率(W2/W1)小于约0.5，则宽度W2将会太小，使得介电层108中随后形成的通孔具有对应的窄宽度。结果，导电部件(诸如导电部件102)和导电通孔(将形成在通孔中)之间的接触面积不足。因此，在导电通孔和导电部件之间形成高阻抗。
然而，应该理解，宽度比率(W2/W1)不限于大约0.5至大约0.8的范围。在其他一些情况下，宽度比率(W2/W1)可以在不同的范围内。例如，宽度比率(W2/W1)在大约0.4至大约0.9的范围内。
此后，根据一些实施例，如图1B-1和图1B-2所示，掩模层114沉积在硬掩模110上方。掩模层114填充沟槽开口112a和112b，然后使用图案化工艺部分去除以形成包括孔开口116a和116b的孔开口。在一些实施例中，掩模层114由光刻胶材料等制成。孔开口116a和116b露出硬掩模110的一部分和沟槽开口112a和112b的一部分。如图1B-1和图1B-2所示，没有被掩模层114覆盖的沟槽开口112a和112b的下部111a和111b也通过孔开口116a和116b而露出。孔开口116a和116b与露出的沟槽开口112a和112b一起用于帮助在介电层108中形成通孔。
如图1B-1和图1B-2所示，孔开口116a和116b的每一个都具有宽度W3。在一些实施例中，宽度W3被设置为大于沟槽开口112a和112b的宽度W2。因此，确保了孔开口116a和116b分别跨过沟槽开口112a和112b延伸。如图1B-1和图1B-2所示，形成孔开口116a与沟槽开口112a之间的重叠部分A1。类似地，形成孔开口116b与沟槽开口112b之间的重叠部分A2。
重叠部分A1和A2一起形成通孔图案，其随后将基本被转印至介电层108以形成通孔。由于孔开口116a跨过沟槽开口112a延伸，所以重叠部分A1具有与沟槽开口112a的宽度W2相同的宽度。类似地，孔开口116b也跨过沟槽开口112a延伸。孔开口116b和沟槽开口112b之间的重叠部分A2具有基本等于宽度W2的宽度。具有基本相同宽度的重叠部分A1和A2的每一个均对应于将形成在介电层108中的通孔。
在一些实施例中，宽度W3在大约8nm至大约45nm的范围内。在一些实施例中，宽度W3与W2的比率(W3/W2)在大约1.2至大约3.5的范围内。在一些情况下，如果宽度比率(W3/W2)小于约1.2，则孔开口116a的宽度W3可能太小，这导致小的覆盖裕度。如果发生未对准，则一些孔开口将不能横跨对应的沟槽开口延伸。结果，一些重叠部分可具有小于宽度W2的宽度。由此形成的通孔将具有各种宽度，这对产品质量产生不利的影响。
在一些其他情况下，如果宽度比率(W3/W2)大于约3.5，则宽度W3可能太大，使得露出硬掩模110太多的区域。硬掩模110露出的区域越多，露出的硬掩模110在随后的通孔蚀刻工艺期间被损伤的可能性越大。被孔开口116a或116b露出的硬掩模110可能被损伤或去除而露出介电层108，并且不再保护下面的介电层108。结果，可能形成具有不期望宽度的通孔。
然而，应该理解，宽度比率(W3/W2)不限于大约1.2至大约3.5的范围。在一些其他情况下，宽度比率(W3/W2)可以在不同的范围内。例如，宽度比率(W3/W2)在大约2至大约5的范围内。
在一些实施例中，如图1B-2所示，孔开口116a和116b的每一个都具有基本为圆形的顶视形状。换句话说，当在图1B-1所示结构正上方的位置观察孔开口11a和116b时，孔开口116a和116b的外围基本为圆形。换句话说，孔开口116a和116b的每一个都具有沿着平行于半导体衬底100的主表面的平面截取的基本为圆形的截面。然而，本公开的实施例不限于此。孔开口的顶视图和截面可具有不同的形状，诸如正方形、椭圆形、矩形、三角形、四边形或另一种合适的形状。
如图1C-1和图1C-2所示，根据一些实施例，介电层108被部分去除以形成通孔118a和118b。穿过孔开口116a和116b与沟槽开口112a和112b的重叠部分，硬掩模110被蚀刻使得硬掩模110位于重叠部分下方的部分被去除以露出介电层108。此后，在通孔蚀刻工艺中使用另一种蚀刻剂以蚀刻介电层108。结果，形成通孔118a和118b。在该通孔蚀刻工艺期间，剩余的硬掩模110使介电层108不被蚀刻。在一些实施例中，如图1C-1和图1C-2所示，通孔118a和118b均延伸到蚀刻停止层106中。
如上所述，孔开口和沟槽开口之间的重叠部分A1和A2(参见图1B-2)一起形成通孔图案。该通孔图案被转印至介电层108以在通孔蚀刻工艺之后形成通孔118a和118b。通过沟槽开口112a和孔开口116a的图案一起确定或限定通孔118a的位置和尺寸。因此，通孔118a和118b的每一个都具有基本相同的宽度，该宽度基本等于沟槽开口112a或112b的宽度W2。
如上所述，沟槽开口112a和112b与对应的导电部件102a和102b对准。因此，相应形成的通孔118a和118b也分别与导电部件102a和102b对准。可以控制通孔118a和118b的尺寸和位置。在一些实施例中，通孔118a和118b的尺寸和轮廓基本相同。
由于边角圆化效果，形成在介电层108中的通孔118a可以不具有与重叠部分A1完全相同的顶视形状或完全相同的截面。在一些实施例中，如图1C-2所示，通孔118a具有基本为椭圆形或卵形的顶视形状。通孔118a具有沿着与半导体衬底100的主表面平行的平面截取的基本为椭圆形的截面。类似地，根据一些实施例，如图1C-2所示，通孔118b也具有基本为椭圆形或卵形的顶视形状。通孔118b也具有沿着与半导体衬底100的主表面平行的平面截取的基本为椭圆形的截面。
在一些实施例中，如图1C-2所示，通孔118a和118b的每一个都包括长轴和垂直于长轴的短轴。长轴具有长轴长度L1，并且短轴具有基本等于沟槽开口112a的宽度W2的短轴长度。在一些实施例中，从顶部看，长轴长度L1基本等于具有圆形形状的孔开口116a的宽度W3。在一些实施例中，长轴长度与短轴长度的比率基本等于宽度比率(W3/W2)。例如，长轴长度与短轴长度的比率在大约1.2至大约3.5的范围内。
在一些实施例中，通孔118a和118b在同一工艺中同时形成。然而，本公开的实施例不限于上述实施例。在一些其他实施例中，双图案化工艺用于形成通孔118a和118b。在这些情况下，在不同的工艺中顺序形成通孔118a和118b。
本公开的实施例具有许多优势。例如，扩大了掩模层114的图案化工艺的裕度。图2是根据一些实施例的用于形成半导体器件结构的工艺的阶段的顶视图。如上所述，在一些实施例中，掩模层114被图案化以使用光刻工艺形成孔开口116a和116b。由于尺寸缩小，在一些情况下可能发生孔开口116a和116b的未对准或偏移。如图2所示，在一些实施例中，当与图1C-2所示的孔开口116b相比，孔开口116b’偏移。
在一些实施例中，即使发生未对准或偏移，沟槽开口112b和孔开口116b’之间的重叠部分的形状和尺寸仍然基本相同。因此，相应形成的通孔118b’仍然具有与图1C-2所示的通孔118a或通孔118b基本相同的尺寸和相同的形状。由于实现了沟槽开口112b和导电部件(未示出)之间的对准，所以通孔118b’也与导电部件对准。
如图2所示，根据一些实施例，通孔118b’沿着与半导体衬底100的主表面平行的平面具有基本的椭圆形顶视形状或基本椭圆形的截面。如图2所示，通孔118b’还具有长轴和垂直于长轴定向的短轴。长轴具有长轴长度L2，并且短轴具有基本等于沟槽开口112b的宽度W2的短轴长度。在一些实施例中，长轴长度L2基本等于宽度W3。在一些实施例中，长轴长度与短轴长度的比率在大约1.2至大约3.5的范围内。通孔118a和118b’的形状和尺寸基本相同。即将形成在通孔118a和118b’中的导电通孔将显示出基本相同的电质量。
如图1C-1所示，根据一些实施例，通孔118a的侧壁基本垂直于介电层108的顶面。然而，本公开的实施例具有许多变化，并且不限于图1C-1所示的实施例。在一些其他实施例中，通孔118a具有倾斜的侧壁。在一些实施例中，通孔118a的宽度沿着从通孔118a的顶部到通孔118a的下部的方向逐渐减小。
本公开的实施例具有许多变化。例如，通孔的顶视形状或截面不限于基本为椭圆形。在一些实施例中，沿着与半导体衬底的主表面平行的平面，通孔具有基本为圆形的顶视形状或者基本为圆形的截面。通过调整孔开口和沟槽开口的尺寸和形状，可以根据要求改变通孔的尺寸和形状。
图3是根据一些实施例的用于形成半导体器件结构的工艺的阶段的顶视图。在一些实施例中，掩模层114具有孔开口116a’，其在沿着与半导体衬底100的主表面平行的平面具有基本为椭圆形的顶视形状或者具有基本为椭圆形的截面。如图3所示，孔开口116a’包括长轴和定向垂直于该主轴的短轴。长轴具有长轴长度W5。长轴长度W5被设置为大于沟槽开口112a的宽度W2，以确保孔开口116a’跨过沟槽开口112a延伸。
短轴具有短轴长度L3。在一些实施例中，短轴长度L3基本等于沟槽开口112a的宽度W2。形成沟槽开口112a和孔开口116a’之间的重叠部分。在通过沟槽开口112a和孔开口116a’蚀刻介电层108之后，重叠部分的图案基本被转印至介电层108以形成通孔118a’。根据一些实施例，如图3所示，通孔118a’从顶部看具有基本为圆形的形状，或者沿着与半导体衬底100的主表面平行的平面具有基本为椭圆形的截面。
通过调整孔开口116a’的形状和尺寸，可以根据要求改变通孔118a’的形状或尺寸。在一些实施例中，短轴长度L3大于沟槽开口112a的宽度W2。在这些情况下，通孔118a’具有基本为椭圆形的顶视形状或者沿着与半导体衬底的主表面平行的平面基本为椭圆形的截面。在一些其他实施例中，短轴长度L3小于沟槽开口112a的宽度W2。在这些情况下，通孔118a’具有基本为椭圆形的顶视形状或者沿着半导体衬底的主表面平行的平面基本为椭圆形的截面。
如图1D-1所示，根据一些实施例，去除掩模层114，并且在硬掩模110上方沉积保护层120。在一些实施例中，使用灰化工艺、剥离工艺或另一种可应用工艺去除掩模层114。保护层120填充通孔118a和118b以及沟槽开口112a和112b。保护层120用于在随后的沟槽蚀刻工艺期间保护通孔118a和118b。在一些实施例中，保护层120由光刻胶材料或另一种合适的材料制成。在一些实施例中，保护层120使用旋涂工艺、CVD工艺、原子层沉积(ALD)工艺、另一种可应用工艺或它们的组合来沉积。
如图1E-1和图1E-2所示，根据一些实施例，回蚀保护层120。在一些实施例中，干蚀刻工艺用于回蚀保护层120。例如，含氧等离子体用于回蚀保护层120。位于沟槽开口112a和112b的外部的保护层120以及沟槽开口112a和112b内的保护层120的上部被去除。如图1E-1所示，在回蚀工艺之后，保护层120的顶面121位于硬掩模110的表面109下方。
在一些实施例中，在工艺室中回蚀保护层120，其中工艺室中的压力在大约1.5mTorr至大约300mTorr的范围内。在一些实施例中，气体或气体混合物用于形成合适的蚀刻剂。气体或气体混合物可包括O2、N2、H2、CF4、CHF3、CH2F2、CH3F、Cl2、另一种合适的气体或它们的组合。在一些实施例中，顶部源电压和偏置电压用于辅助回蚀工艺。顶部源电压可在大约150V至大约1500V的范围内。偏置电压可以在大约5V至大约1000V的范围内。在一些其他实施例中，不施加偏置电压。
如图1F-1和图1F-2所示，根据一些实施例，部分地去除硬掩模110以形成修改的硬掩模110a。沟槽开口112a和112b被扩大以形成开口122a和122b。在一些实施例中，使用蚀刻工艺修整硬掩模110和形成修改的硬掩模110a。在一些实施例中，执行该蚀刻工艺而不使用光刻胶层。在一些实施例中，通过各向同性地蚀刻硬掩模110来形成修改的硬掩模110a。在一些实施例中，对硬掩模110执行各向同性蚀刻操作以去除硬掩模110的表面部分。结果，硬掩模110被减薄以形成修改的硬掩模110a，并且沟槽开口112a和112b被扩大以形成开口122a和122b。
沟槽开口122a和122b一起形成沟槽图案，沟槽图案将基本被转印至介电层108以形成沟槽。如图1F-1和图1F-2所示，沟槽开口122a和122b的每一个都具有宽度W4。在一些实施例中，宽度W4基本等于导电部件102a或102b的线宽W1。在一些实施例中，宽度W4在大约7nm至大约20nm的范围内。在一些其他实施例中，宽度W4大于导电部件102a或102b的线宽W1。例如，宽度W4在大约8nm至大约22nm的范围内。
在一些实施例中，在工艺室中蚀刻硬掩模110，工艺室内的压力在大约1.5mTorr至大约300mTorr的范围内。在一些实施例中，使用气体或气体混合物形成合适的蚀刻剂。气体或气体混合物可包括CF4、CHF3、CH2F2、CH3F、Cl2、O2、N2、BCl3、HBr、另一种合适的气体或它们的组合。在一些实施例中，顶部源电压和偏置电压用于辅助回蚀工艺。顶部源电压可在大约150V至大约1500V的范围内。偏置电压可以在大约5V至大约1000V的范围内。在一些其他实施例中，不施加偏置电压。
如图1G-1和图1G-2所示，根据一些实施例，通过扩大的沟槽开口122a和122b蚀刻介电层108以形成沟槽124a和124b。在一些实施例中，沟槽124a和124b的每一个都具有与扩大的沟槽开口122a或122b的宽度W4基本相同的沟槽宽度。在一些实施例中，沟槽124a或124b的沟槽宽度基本等于导电部件102a或102b的线宽W1。沟槽宽度可以在大约7nm至大约20nm的范围内。在一些实施例中，沟槽124a和124b之间的间距P’基本等于导电部件102a和102b之间的间距P。
在一些实施例中，在同一工艺中同时形成沟槽124a和124b。然而，本公开的实施例不限于此。在一些其他实施例中，使用双图案化工艺形成沟槽124a和124b。在这些情况下，在不同的工艺中顺序形成沟槽124a和124b。
由于保护层120的作用，在用于形成沟槽124a和124b的蚀刻工艺期间，保护通孔118a和118b不被损伤。因此，在形成沟槽124a和124b之后，保持通孔118a和118b的轮廓和尺寸得以保持。如图1G-1和图1G-2所示，可以在通孔118a和118b中留下保护层120的一部分。
如图1G-1和图1G-2所示，沟槽124a具有相对的侧壁125a和125b。侧壁125a和125b分别与通孔118b横向隔开距离d1和d2。在一些实施例中，由于硬掩模110被各向同性蚀刻，所以距离d1基本等于距离d2。通孔118a位于沟槽124a的中部区域下方。类似地，通孔118b位于沟槽124b的中部区域下方。
如图1G-1和图1G-2所示，沟槽124a和124b分别具有下部123a和123b。通孔118a从沟槽124a的下部123a朝向导电部件102a延伸。类似地，通孔118b从沟槽124b的下部124b延伸。
此后，根据一些实施例，如图1H-1和图1H-2所示，去除保护层120，并且部分地去除蚀刻停止层106以露出导电部件102a和102b。在一些实施例中，执行蚀刻工艺以顺序去除保护层120和蚀刻停止层106。每一个蚀刻工艺都可包括湿蚀刻工艺、干蚀刻工艺、另一可用工艺或它们的组合。
如图1H-1所示，根据一些实施例，在单层结构(即，介电层108)中形成沟槽124a和124b以及通孔118a和118b。换句话说，介电层108为单层。介电层108具有环绕通孔118a和118b的下部107a、以及环绕沟槽124a和124b的上部107b。在一些实施例中，在介电层108的部分107a和107b之间没有蚀刻停止层。部分107a和107b为单个介电层的部分。
此后，沉积一种或多种导电材料以填充沟槽124a和124b以及通孔118a和118b。如图1I-1所示，根据一些实施例，在修改的硬掩模110a的上方沉积导电层126以填充沟槽124a和124b以及通孔118a和118b。导电层126由一种或多种导电材料制成。导电材料可包括铜、铝、钨、钛、镍、金、铂、钴(Co)、另一合适的导电材料或它们的组合。在一些实施例中，导电层126使用电化学镀工艺、无电镀工艺、PVD工艺、CVD工艺、旋涂工艺、另一可用工艺或它们的组合来沉积。导电层126可以为单层或具有多个堆叠层。在一些实施例中，使用晶种层(未示出)辅助形成导电层126。
在一些实施例中，在沉积导电层126之前，在沟槽124a和124b以及通孔118a和118b的侧壁和底部上方形成阻挡层(未示出)。例如，阻挡层共形地沉积在沟槽开口124a和124b以及通孔118a和118b中。阻挡层用于使介电层108不被来自随后形成的导电层126的金属材料扩散其中。在一些实施例中，阻挡层由氮化钽、氮化钛、氮化钨、另一合适的材料或它们的组合来制成。在一些实施例中，阻挡层使用PVD工艺、CVD工艺、另一可用工艺或它们的组合来沉积。
如图1J-1和图1J-2所示，根据一些实施例，执行平面化工艺以减薄导电层126，直到露出介电层108。结果，形成半导体器件结构的互连结构(或双镶嵌结构)。互连结构包括导电通孔130a和130b以及导线128a和128b。在一些实施例中，平面化工艺包括化学机械抛光(CMP)工艺、机械研磨工艺、蚀刻工艺、另一可用工艺或它们的组合。
本公开的实施例具有许多优势，如图1J-1和图1J-2所示，导电部件102a宽于导电通孔130a。导电通孔130a通过位于导电部件102a正上方的沟槽开口112a来限定。防止了短路问题。导线128a和128b以及导电通孔130a和130b分别相互自对准。导电通孔130a和130b的每一个都位于对应的导线128a或128b的中部区域下方。通过导电通孔130a和130b以及导线形成的导电结构的尺寸、轮廓和形状基本相同，这导致基本相同的电质量。不需要形成附加电路来补偿由于图案化工艺的未对准或偏移引起的导电结构之间的变化。显著扩大了设计窗。
本公开的实施例具有许多变化。图4是根据一些实施例的半导体器件结构的截面图。通过使用与图1A至图1J所示类似的方法来形成图4所示的半导体器件结构。通过细微地调节蚀刻条件，可以改变通孔和/或沟槽的侧壁。在一些实施例中，通孔118a和118b具有倾斜的侧壁。在一些实施例中，沟槽124a和124b具有倾斜的侧壁。
在一些实施例中，如图1J-1和图1J-2所示，导线128a和导电部件102a的延伸方向基本相互平行。然而，本公开的实施例不限于上述实施例。图5A是根据一些实施例的半导体器件结构的顶视图。图5A所示的半导体器件结构通过使用与图1A至图1J所示类似的方法来形成。为了清楚，未示出介电层108。如图5A所示，导线128a和导电部件102a的延伸方向不相互平行。在一些实施例中，导线128a和导电部件102a的延伸方向基本相互垂直。
在一些实施例中，导线128a通过形成在导线128a和导电部件102a之间的通孔118a中的导电通孔电连接至导电部件102a。在一些实施例中，通孔118a沿着与半导体衬底100的主表面平行的平面具有基本为椭圆形的截面。通孔118a具有长轴长度L1’。在一些实施例中，长轴长度L1’基本等于导电部件102a的线宽W1’。在一些其他实施例中，长轴长度L1’短于导电部件102a的线宽W1’。
本公开的实施例具有许多变化。在一些其他实施例中，如图5B所示，通孔118a沿着与半导体衬底100的主表面平行的平面具有基本为椭圆形的截面。通孔118具有宽度L1”。在一些实施例中，宽度L1”基本等于导电部件102a的线宽W1’。在一些其他实施例中，宽度L1”短于导电部件102a的线宽W1’。
提供了用于形成具有双镶嵌互连结构的半导体器件结构的机制的实施例。在介电层上方设置具有沟槽开口的硬掩模和具有孔开口的掩模层。孔开口和沟槽开口之间的重叠部分形成通孔图案，其使用通孔蚀刻工艺被转印至介电层以形成通孔。硬掩模被进一步修整以扩大沟槽开口，从而形成沟槽图案，该沟槽图案与通孔图案自对准。沟槽图案还使用沟槽蚀刻工艺转印至介电层以形成沟槽。用导电材料填充沟槽和通孔以形成双镶嵌互连结构。每一个双镶嵌互连结构均具有基本相同的尺寸、轮廓和形状。显著改进了半导体器件结构的性能和可靠性。
根据一些实施例，提供了半导体器件结构。该半导体器件结构包括半导体衬底和位于半导体衬底上方的导电部件。该半导体器件结构还包括位于导电部件和半导体衬底上方的介电层以及位于介电层中的通孔。通孔具有椭圆形的截面。该半导体器件结构还包括位于介电层中的沟槽，通孔从沟槽的底部延伸。沟槽的沟槽宽度宽于通孔的孔宽度。此外，该半导体器件结构包括一种或多种导电材料，其填充通孔和沟槽并且电连接至导电部件。
根据一些实施例，提供了一种半导体器件结构。该半导体器件结构包括半导体衬底以及位于半导体衬底上方的导电部件。导电部件具有线宽。该半导体器件结构还包括位于导电部件和半导体衬底上方的介电层。该半导体器件结构还包括位于介电层中的通孔以及位于介电层中的沟槽，通孔从沟槽的底部开始延伸。沟槽的沟槽宽度宽于通孔的孔宽度且基本等于线宽。此外，该半导体器件结构包括一种或多种导电材料，其填充通孔和沟槽并且电连接至导电部件。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括提供半导体衬底，其中在半导体衬底上形成有导电部件。该方法还包括在半导体衬底和导电部件上方形成介电层。该方法还包括在介电层上方形成硬掩模。硬掩模具有与导电部件对准的沟槽开口。此外，该方法包括在硬掩模上方形成掩模层。掩模层具有跨过沟槽开口延伸的孔开口并且露出沟槽开口的一部分。该方法还包括通过孔开口和沟槽开口之间的重叠部分蚀刻介电层，以在介电层中形成通孔。该方法还包括部分地去除硬掩模以扩大沟槽开口；以及通过扩大的沟槽开口蚀刻介电层以在介电层中形成沟槽。此外，该方法包括在沟槽和通孔中填充一种或多种导电材料。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种半导体器件结构，包括：
半导体衬底；
导电部件，位于所述半导体衬底上方；
介电层，位于所述导电部件和所述半导体衬底上方；
通孔，位于所述介电层中，其中，所述通孔具有椭圆形的截面；
沟槽，位于所述介电层中，其中，所述通孔从所述沟槽的底部开始延伸，并且所述沟槽的沟槽宽度宽于所述通孔的孔宽度；以及
至少一种导电材料，填充所述通孔和所述沟槽，并且电连接至所述导电部件。
2.根据权利要求1所述的半导体器件结构，其中：
所述沟槽具有第一侧壁和与所述第一侧壁相对的第二侧壁，所述第一侧壁与所述通孔横向隔开第一距离，并且所述第二侧壁与所述通孔横向隔开第二距离。
3.根据权利要求2所述的半导体器件结构，其中，所述第一距离基本等于所述第二距离。
4.根据权利要求3所述的半导体器件结构，其中，所述导电部件的线宽基本等于所述沟槽宽度。
5.根据权利要求3所述的半导体器件结构，其中，所述沟槽宽度在大约7nm至大约20nm的范围内。
6.根据权利要求1所述的半导体器件结构，其中：
所述介电层具有上部和下部，
所述上部环绕所述沟槽，
所述下部环绕所述通孔，并且
在所述上部和所述下部之间没有蚀刻停止层。
7.一种半导体器件结构，包括：
半导体衬底；
导电部件，位于所述半导体衬底上方，所述导电部件具有线宽；
介电层，位于所述导电部件和所述半导体衬底上方；
通孔，位于所述介电层中；
沟槽，位于所述介电层中，其中，所述通孔从所述沟槽的底部开始延伸，并且所述沟槽的沟槽宽度宽于所述通孔的孔宽度且基本等于所述线宽；以及
至少一种导电材料，填充所述通孔和所述沟槽并且电连接至所述导电部件。
8.根据权利要求7所述的半导体器件结构，其中：
所述沟槽具有第一侧壁和与所述第一侧壁相对的第二侧壁，所述第一侧壁与所述通孔横向隔开第一距离，所述第二侧壁与所述通孔横向隔开第二距离。
9.一种用于形成半导体器件结构的方法，包括：
提供半导体衬底，在所述半导体衬底上形成有导电部件；
在所述半导体衬底和所述导电部件上方形成介电层；
在所述介电层上方形成硬掩模，所述硬掩模具有与所述导电部件对准的沟槽开口；
在所述硬掩模上方形成掩模层，所述掩模层具有跨过所述沟槽开口延伸的孔开口并且露出所述沟槽开口的一部分；
通过所述孔开口和所述沟槽开口之间的重叠部分蚀刻所述介电层，以在所述介电层中形成通孔；
部分地去除所述硬掩模以扩大所述沟槽开口；
通过扩大的沟槽开口蚀刻所述介电层以在所述介电层中形成沟槽；以及
在所述沟槽和所述通孔中填充至少一种导电材料。
10.根据权利要求9所述的用于形成半导体器件结构的方法，其中，所述导电部件的线宽宽于所述沟槽开口的宽度。
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