JP2008511981A - タングステンを用いたコンタクト形成及び深溝分離充填 - Google Patents
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Abstract
電気的に分離された深溝分離（ＤＴＩ）構造がウェハ内に形成され、ＤＴＩ構造の一部分が、遮蔽機能を果たすようにすなわち深い埋込層に接続できるように、電気的に接続された構造に変換される。一態様では、ＤＴＩ構造は、深溝の内面上に設けられたライナ層を覆うポリシリコン充填物を含み、このポリシリコンは等方性エッチングによって除去され、深溝は導電性材料で再充填される。或いは、ポリシリコン充填物は残存し、ポリシリコンに電気的接続部を設けるためにコンタクトが形成される。他の態様では、深溝が、その下方部分が深い埋込層内に位置するように、ウェハ内に設けられ、ポリシリコンが除去された後、異方性エッチングにより深溝の底部から深溝ライナの一部分を除去し、それによってタングステン堆積物が深い埋込層と電気的にコンタクトをとることができる。
Description
本発明は一般に、半導体構造及びかかる構造を形成する方法に関する。より詳細には、本発明は、深溝分離構造を、例えば、埋込層や基板との電気的通信用の深いビアに変換することに関する。
半導体製造技術の進歩により、何百万もの能動及び受動電気部品を単一チップすなわち集積回路に集積できるようになった。こうした進歩の多くは、そのような電気部品及び相互接続部のサイズを小さくすること、並びにこれらの部品と相互接続部の距離すなわち離隔を小さくすることに関連している。部品及び／又は相互接続部の間隔を狭くすることにより、それらの間に望ましくない電気的結合をもたらしうることが十分に理解されている。
集積回路内に部品をより近接して配置できるようにする１つの手段が、浅溝分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を使用することである。そのようなＳＴＩ構造は一般に、半導体基板の表面に形成され且つ例えばシリコン酸化物などの誘電体材料で埋戻しされた浅溝からなる。フィールド酸化物領域（例えばＬＯＣＯＳ）をＳＴＩ構造に置き換えることにより、半導体基板の表面に近接する活性半導体領域間の横方向の間隔を狭くすることが可能になった。
ＳＴＩ構造と同様に、深溝分離（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造もまた電気的分離をもたらすが、通常はＳＴＩ構造よりもかなり深くなるように製造される。例えば埋込層などの要素を含むこうした半導体プロセスでは、ＤＴＩ構造は、それらの間に電気的分離をもたらすように使用されうる。
最近のＢｉＣＭＯＳ集積回路プロセスは、埋込層を含む電気ノード間に所要の電気的分離をもたらす手段としてＤＴＩ構造をほとんどといって言いほど含む。ＤＴＩ構造は、通常、０．５μｍプロセス技術ノードに見られるものよりも小さい形状寸法を有するＢｉＣＭＯＳ及びＣＭＯＳプロセスにも一般的に使用されるＳＴＩ構造の底部の中にエッチングされた比較的深溝（例えば、４〜８μｍ）として形成される。
ＤＴＩ構造は、従来から埋込層（Ｐ型及び／又はＮ型）を有する領域に隣接して使用され、そこで離隔バリヤとして働く。密集する埋込層の間に設けられたＤＴＩ構造を使用することにより、それらの埋込層（例えば、埋込Ｎ層及び隣接する埋込Ｐ層）の間の寄生容量が著しく減少する。同様に、埋込層に隣接して設けられたＤＴＩ構造を使用すると、大方、側壁が原因で生じる埋込層と基板との間の寄生容量を減少させるように機能することができる。
一般にＤＴＩトレンチには、５０〜４００ｎｍ厚の二酸化シリコンなどの分離ライナ層が設けられ、ポリシリコンのプラグが充填される。ポリシリコン・プラグは、単に技術的理由で使用され、すなわち、格別、電気的機能を有していない。低圧化学気相成長（ＬＰＣＶＤ）プロセスによって形成されたポリシリコン・プラグは、トレンチの完全充填を容易にする優れたステップ・カバレージを有する。このようなポリシリコンは、それを堆積させた後の平坦化も容易である。さらに、このＬＰＣＶＤポリシリコンは、基板の周囲のシリコンとほとんど同じ熱膨張係数を有し、従って後段プロセス中の熱応力を緩和する。
図１を見て分かるように、従来のＤＴＩ構造は、電気的に分離されており、すなわち電気的に浮遊している。
必要とされるのは、基板内の電気ノード間の電気的分離及びクロストーク抑制を改善するとともに深い埋込層に電気的にコンタクトがとられるようにする方法及び装置である。
簡単に言えば、半導体基板内に複数の電気的に分離された深溝分離構造が形成され、深溝分離構造の一部が、遮蔽機能を果たすようにすなわち深い埋込層に接続できるように、電気的に接続された構造に変換される。
本発明の一態様では、深溝分離構造は、深溝の内面上に設けられたライナ層を覆うポリシリコン充填物を含み、ポリシリコン充填物は等方性エッチングによって除去される。次いで、深溝はタングステンなどの導電性材料で再充填される。
本発明の他の態様では、深溝分離構造のポリシリコン充填物は除去されないが、ポリシリコンに電気的接続部を設けるためにコンタクトが形成される。
本発明の他の態様では、深溝が、その下方部分が深い埋込層内に位置するように基板内に設けられ、深溝からポリシリコン充填物が除去された後、異方性エッチングが行われて深溝の底部から深溝ライナの一部分が除去され、それによって後段でのタングステン堆積物が深い埋込層と電気的にコンタクトがとれることができる。
本発明の様々な実施形態は、電気的に浮遊する深溝分離構造から電気信号を伝送するのに適した構造への変換を可能にする。一実施形態では、プリメタル誘電体層と浅溝の誘電体充填物とを貫通してＤＴＩ構造の上面に達するようにコンタクト開口部が形成され、ＤＴＩ構造から充填物が除去され、トレンチはタングステンで再充填される。コンタクト開口部内のタングステン・プラグにより、深溝内のタングステンを電源又は信号源に接続することができる。他の実施形態では、プリメタル誘電体層と浅溝の誘電体充填物とを貫通して以前にポリシリコンで充填されたＤＴＩ構造の上面に達するようにコンタクト開口部が形成され、コンタクト開口部内のタングステン・プラグにより、電源を高抵抗のポリシリコンに接続することができる。他の実施形態では、プリメタル誘電体層と浅溝の誘電体充填物とを貫通して深い埋込層の中に延びるＤＴＩ構造の上面に達するようにコンタクト開口部が形成され、ＤＴＩ構造から充填物が除去され、ＤＴＩ構造のライナ層が異方性エッチングされてトレンチの底部に設けられたライナの一部分が除去され、トレンチはタングステンで再充填される。コンタクト開口部内のタングステン・プラグにより、深い埋込層と電気的にコンタクトがとられている深溝のタングステンを電源又は信号源に接続することができる。
本明細書における「一実施形態」、「ある実施形態」、又は類似の表現については、その実施形態に関連して記載された特定の特徴、構造、動作、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書におけるそのような句又は表現の出現は、必ずしもすべてが同じ実施形態を参照するものではない。さらに、様々な特定の特徴、構造、動作、又は特性が、１つ又は複数の実施形態において任意の適切な態様で組み合わされてもよい。
チップ、集積回路、半導体装置及びマイクロ電子装置という用語は、この分野では同義的に用いられることがある。本発明は、チップ、集積回路、半導体装置及びマイクロ電子装置の製造に関し、これらの用語は、当技術分野で一般に理解されているものとする。
コンタクト、ビア及びウィンドウという用語は、この分野では同義的に用いられることがあり、一般に、直接的な電気的接続用の物理的経路を提供する層間絶縁体内の開口部を意味する。本出願では、コンタクト・ホールという用語は、層間誘電体内の実際の開口部を意味し、コンタクトは、開口部及び導電性充填物を含む完成した構造を意味する。
本明細書で使用される垂直という用語は、基板の表面とほぼ直交していることを意味する。
エピタキシャル層は単結晶半導体材料の層を意味する。
多結晶シリコンはランダム配向の結晶又は領域で構成された非多孔質形態のシリコンである。多結晶シリコンは、シリコン原料ガスから化学気相成長によって或いは他の方法によって形成されるとともに、大角粒界、双晶境界、又は両方を含む構造を有することが多い。多結晶シリコンは、この分野ではしばしばポリシリコンと呼ばれ、より簡単にはポリと呼ばれることもある。
本明細書で使用されている基板は、様々なプロセス作業によって所望のマイクロ電子構成に変換される基本的な加工物である物理的物体を意味する。基板はウェハとも呼ばれる。ウェハは、半導体材料、非半導体材料、又は半導体材料と非半導体材料の組合せで製作されてもよい。
浅溝分離構造とその下にある深溝分離構造との従来の組合せが図１に示されており、この図には、コンタクト・ホールをエッチングする前のＢｉＣＭＯＳプロセスの断面が示されている。コンタクト・マスクの設計すなわちレイアウトは、コンタクト・ホールがＤＴＩ領域の頂部に存在するように行われる。フォトレジスト層をパターニングした後で異方性エッチングが行われ、このエッチングはシリサイド層で終了する。エッチング時間は、下にあるポリシリコンＤＴＩ充填物に達するのに十分な長さである。後段のフォトレジスト除去後の結果が図２に示されている。コンタクト・ホール開口部とポリシリコンが除去される深溝との重複部分に関して、現在の好ましい実施形態では深溝内のシリコンだけがエッチング・プロセスにさらされることが留意される。
次のステップは、コンタクト・ホールによってアクセスされたトレンチからポリシリコンを掘り出すための等方性ポリシリコン・エッチングである。このようなエッチングは、乾燥六フッ化硫黄（ＳＦ６）、湿潤水酸化カリウム（ＫＯＨ）、又は水酸化テトラメチルアンモニウム（ＴＭＡＨ）の化学エッチングで実現されうる。このエッチングは、シリサイドに対してもプリメタル誘電体材料（通常はシリコン酸化物）に対しても選択的でなければならない。シリサイドに対する選択性に問題がある場合は、ＤＴＩに対してだけコンタクトを含むようにする追加のコンタクト・マスクが使用されてもよい。その結果は図３に示されている。すべてのコンタクト・ホールが開放された後、このプロセスは、タングステン充填とそれに続く平坦化のための化学機械研磨（ＣＭＰ）からなる従来のコンタクト製作を続行する。タングステン充填は一般に、良く知られたタングステンの化学気相成長（ＣＶＤ）プロセスによって実現される。充填される必要のある深溝の深さ及びアスペクト比のために、タングステンのスパッタリング又は蒸着が問題となりうることが留意される。その結果は図４に示されている。次いで、タングステンは、相互接続層の他の部分に通常の方法で接続される。図４はまた、半導体内の空乏領域がトレンチと半導体（すなわち基板）との電位差で制御されうることも示している。
付加的な機能又は潜在的なプロセス問題に対する解決策を提供する基本的主題に関するいくつかの変形形態が想定されうる。１つの変形形態が図５に示されており、この図では、等方性ポリ・エッチングが省略され、（通常は高抵抗の）ポリシリコンが直接コンタクトがとられている。この単純化された手法は、トレンチの静的バイアスだけが望まれる状況で使用されうる。
深い（数μｍ）埋込層が接触コンタクトがとられる場合、第２の変形形態が使用されうる。図６及び７を参照すると、第２の変形形態は、深溝からポリシリコンが除去された後、異方性エッチングを行うことによって実現される。このエッチングは、深溝ライナの底部に開口部を形成する。後で堆積されるタングステンが開口底部と電気的にコンタクトがとられる。エッチングは、プリメタル誘電体を保護するために、フォトレジスト・マスクが定位置のままで行われることが好ましい。従って、ポリシリコンの除去もフォトレジストが定位置のままで行われるべきであり、これは乾式等方性ＳＦ６エッチングで実行可能である。
そのような接続されたトレンチの一利点を例示するため、接地された又は浮遊したままのトレンチによって分離された２つの埋込層の分離がシミュレートされた。シミュレートされた構造が図８に示されている。トランス・アドミッタンスの逆数（１／Ｙ１２）が図９に示されている。トレンチを接続すると、明らかに、２つの埋込層の分離の増大を表すこの数値が著しく増大する。従って、接続トレンチ方式は、クロストークの抑制に非常に有用でありうる。トレンチ充填材を基板に接続させ、そのうえ第２の変形形態を使用することにより、この数値をさらに増大させることができる。
図１０を参照すると、本発明による半導体構造を形成する例示的な方法が示されている。限定しないがシリコン・ウェハなどの半導体基板が設けられ、このウェハは一般に、複数の各種導電型の埋込層を有する。埋込層の形成については、半導体製造の分野で良く知られており、本明細書においてさらに説明はしない。例示の方法は、半導体基板内に浅溝をエッチングすること１００２を含む。浅溝の形成は一般に、基板表面上にフォトレジスト層を形成すること、フォトレジストをパターニングすること、及びエッチングによってウェハの表面から材料を除去することを含む。任意の適切な化学エッチングが、本発明に従って使用されてもよい。次いで、浅溝の底部を貫通する深溝がエッチングされる１００４。この深溝は内面を有する。深溝の内面上にライナ層が形成される１００６。ライナ層はシリコン酸化物でもよい。次いで、深溝がポリシリコンで充填される１００８。ポリシリコンは一般に、低圧化学気相成長プロセスによって深溝の中に堆積される。浅溝は、限定しないがシリコン酸化物などの誘電体材料で充填される１０１０。充填済み浅溝の上に第１の誘電体層が形成される１０１２。第１の誘電体層は一般に、シリコン酸化物である。第１の誘電体層は、それが第１の一般金属の相互接続層の堆積及びパターニングの前に形成される誘電体層であるので、プリメタル誘電体層と呼ばれることがある。第１の誘電体層を形成する前に種々の他の製造作業が行われてもよいことが理解されるであろう。例えば、マスキング、拡散、イオン注入、アニーリング、酸化、堆積、シリサイド化（すなわち、高融点金属の堆積及び熱処理）、及びエッチングがすべて、第１の誘電体層を形成する前に一般的に行われる。次いで、第１の誘電体層及び充填済み浅溝を貫通して開口部がエッチングされ、それによって深溝内のポリシリコンの上面を露出させる１０１４。そのような開口部は一般に、コンタクト・ホールと呼ばれる。次いで、深溝のポリシリコン充填物が除去される１０１６。ポリシリコンと深溝のライナ層との間に適切な選択性を与える化学エッチングによってポリシリコンが除去されることが理解されるであろう。例示の方法は、深溝と、第１の誘電体層を貫通する開口部と、充填済み浅溝を貫通する開口部とを導電性材料で充填すること１０１８をさらに含む。この例示的な実施形態では、深溝及びコンタクト・ホールがタングステンで充填されるが、本発明はタングステンの使用に限定されない。
図１１を参照すると、本発明により、浅溝構造の下に設けられたポリシリコン充填の深溝分離構造に電気コンタクトを形成する例示的な方法が示されている。半導体基板が設けられ、この基板は一般に、その中に設けられた複数の各種導電型の埋込層を有する。例示の方法は、基板内に浅溝をエッチングすること１１０２を含む。次いで、浅溝の底部を貫通して深溝がエッチングされる１１０４。この深溝は内面を有する。深溝の内面上にライナ層が形成される１１０６。次いで、深溝はポリシリコンで充填される１１０８。浅溝は、限定しないがシリコン酸化物などの誘電体材料で充填される１１１０。充填済み浅溝の上に第１の誘電体層が形成される１１１２。第１の誘電体層は一般に、シリコン酸化物である。次いで、第１の誘電体層及び充填済み浅溝を貫通して開口部がエッチングされ、それによって深溝内のポリシリコンの上面を露出させる１１１４。例示の方法は、第１の誘電体層を貫通する開口部と、充填済み浅溝を貫通する開口部とを導電性材料で充填すること１１１８をさらに含む。この例示的な実施形態では、コンタクト・ホールは、タングステンで充填される（タングステン・プラグと呼ばれる）。
図１２を参照すると、本発明による、浅溝の下に設けられた深溝を介して深い埋込層に電気コンタクトを形成する例示的な方法が示されている。限定しないがシリコン・ウェハなどの半導体基板が設けられ、このウェハは一般に、複数の各種導電型の埋込層を有する。埋込層の形成については、半導体製造の分野で良く知られており、本明細書においてさらに説明はしない。例示の方法は、基板内に浅溝をエッチングすること１２０２を含む。次いで、浅溝の底部を貫通する深溝がエッチングされる１２０４。この深溝は内面を有する。深溝の内面上にライナ層が形成される１２０６。ライナ層はシリコン酸化物でもよい。次いで、深溝はポリシリコンで充填される１２０８。浅溝は、限定しないがシリコン酸化物などの誘電体材料で充填される１２１０。充填済み浅溝の上に第１の誘電体層が形成される１２１２。第１の誘電体層の上にフォトレジスト層がパターン化される１２１３。次いで、第１の誘電体層及び充填済み浅溝を貫通してコンタクト・ホールがエッチングされ、それによって深溝内のポリシリコンの上面を露出させる１２１４。次いで、深溝のポリシリコン充填物が除去される１２１６。ポリシリコンと深溝ライナ層との間に適切な選択性を与える化学エッチングによってポリシリコンが除去されることが理解されるであろう。例示の方法は、深溝ライナを異方性エッチングして、深溝の底部に深い埋込層を露出させること１２１７を含む。例示の方法は、深溝及びコンタクト・ホールを導電性材料で充填すること１２１８をさらに含む。この例示的な実施形態では、深溝及びコンタクト・ホールはタングステンで充填されるが、本発明はタングステンの使用に限定されない。
様々な他の実施形態では、最初に深溝がエッチングされ、続いて浅溝がエッチングされてもよい。
本発明の様々な実施形態は、多くの半導体プロセスに見られる深溝分離構造の一部を改変することによって基板領域内に電気接続部を設けるための方法及び装置を含む。
本発明のいくつかの実施形態の一利点は、集積回路内の近接する電気素子間の電気的分離が増大することである。
本発明のいくつかの実施形態の他の利点は、接地された垂直フィールド・プレートとのクロストークを抑制することである。
本発明のいくつかの実施形態の他の利点は、非常に深い埋込層の接続である。
本発明が、上述の実施形態に限定されず、添付の特許請求の範囲内にあるすべての実施形態を含むことが理解されるであろう。
Claims (17)
- 基板と、前記基板内に設けられた第１の導電型の第１の埋込層と、前記基板内に前記第１の埋込層から離間されて設けられた第２の導電型の第２の埋込層と、前記基板内の前記第１の埋込層と前記第２の埋込層の間に設けられた第１の深溝とを備える半導体構造であって、前記第１の深溝が該第１の深溝の内面上に設けられた誘電体ライナ層を有し、前記第１の深溝がタングステンで充填される半導体構造。
- 前記第１の埋込層の深さよりも大きく且つ前記第２の埋込層の深さよりも大きい深さまで、第１の深いビアが前記基板の中に延び、前記第１の導電型及び前記第２の導電型が、互いに逆の導電型である、請求項１に記載の半導体構造。
- 前記基板内に設けられた前記第１の導電型の第３の埋込層と、前記第２の埋込層から離間された第３の埋込コンタクトと、前記第２の埋込層と前記第３の埋込層との間に設けられた第２の深溝とをさらに備え、前記第２の深溝が該第２の深溝の内面上に設けられた誘電体層を有し、前記第２の深溝がポリシリコンで充填される、請求項２に記載の半導体構造。
- 前記第２の埋込層の深さよりも大きく且つ前記第３の埋込層の深さよりも大きい深さまで、前記第２の深溝が前記基板中に延びる、請求項３に記載の半導体構造。
- 前記基板内に形成された浅溝の下方に前記第１の深溝及び前記第２の深溝が設けられる、請求項４に記載の半導体構造。
- 前記第１の深溝が深い埋込層の中に延び、前記第１の深溝のタングステン充填物が前記深い埋込層と電気的にコンタクトがとられるように、前記第１の深溝の底部を貫通して延びる、請求項５に記載の半導体構造。
- 半導体基板内に浅溝をエッチングし、前記浅溝の底部を貫通する深溝をエッチングして、前記深溝が内面を有するようにし、前記深溝の内面上にライナ層を形成し、前記深溝をポリシリコンで充填し、前記浅溝を誘電体材料で充填し、前記充填済み浅溝の上に第１の誘電体層を形成し、前記深溝内の前記ポリシリコンの上面を露出させるように、前記第１の誘電体層及び前記充填済み浅溝を貫通する開口部をエッチングし、前記深溝から前記ポリシリコンを除去し、前記深溝と前記第１の誘電体層及び前記充填済み浅溝を貫通する前記開口部とを導電性材料で充填することを備える半導体構造を形成する方法。
- 前記ライナ層がシリコン酸化物を備え、前記浅溝を充填する前記誘電体材料がシリコン酸化物を備え、前記深溝を充填する前記導電性材料がタングステンを備える、請求項７に記載の方法。
- 前記深溝から前記ポリシリコンを除去することが等方性ポリシリコン・エッチングを備える、請求項８に記載の方法。
- 前記等方性ポリシリコン・エッチングが湿式ＫＯＨエッチングを備える、請求項９に記載の方法。
- 前記等方性ポリシリコン・エッチングが乾式ＳＦ６エッチングを備える、請求項９に記載の方法。
- 前記深溝から前記ポリシリコンを除去することが、ポリシリコンを除去し、前記第１の誘電体材料を除去せず、前記浅溝の誘電体充填材料を除去せず、且つ金属シリサイドを除去しない、選択的エッチングを備える、請求項９に記載の方法。
- 前記等方性ポリシリコン・エッチングが水酸化テトラメチルアンモニウム・エッチングを備える、請求項９に記載の方法。
- 浅溝構造の下に設けられた、ポリシリコン充填済みの深溝分離構造に電気コンタクトを形成する方法であって、半導体構造内に浅溝をエッチングし、前記浅溝の底部を貫通する深溝をエッチングして、前記深溝が内面を有するようにし、前記深溝の内面上にライナ層を形成し、前記深溝をポリシリコンで充填し、前記浅溝を誘電体材料で充填し、前記充填済み浅溝の上に第１の誘電体層を形成し、前記深溝内の前記ポリシリコンの上面を露出させるように、前記第１の誘電体層及び前記充填済み浅溝を貫通する開口部をエッチングし、前記第１の誘電体層及び前記充填済み浅溝を貫通する前記開口部を導電性材料で充填することを備える方法。
- 前記ライナ層がシリコン酸化物を備え、前記浅溝を充填する前記誘電体材料がシリコン酸化物を備える、請求項１４に記載の方法。
- 浅溝の下に設けられた深溝を介して深い埋込層に電気コンタクトを形成する方法であって、半導体基板内に浅溝をエッチングし、前記浅溝の底部を貫通する深溝をエッチングし、前記深溝の底部が前記深い埋込層内に設けられるまでエッチングして、前記深溝が内面を有するようにし、前記深溝の内面上にライナ層を形成し、前記深溝にポリシリコンを充填し、前記浅溝に誘電体材料を充填し、前記充填済み浅溝の上に第１の誘電体層を形成し、前記第１の誘電体層上にフォトレジスト層をパターニングし、前記深溝内に前記ポリシリコンの上面を露出させるように、前記第１の誘電体層及び前記充填済み浅溝を貫通する開口部をエッチングし、前記深溝から前記ポリシリコンを除去し、前記深溝の底部に前記埋込層を露出させるように、前記深溝ライナを異方性エッチングし、前記深溝と前記第１の誘電体層及び前記充填済み浅溝を貫通する前記開口部とを導電性材料で充填することを備える方法。
- 前記ポリシリコンを除去することが前記パターン化フォトレジスト層を除去する前に行われ、ＳＦ６を用いた乾式異方性エッチングを備える、請求項１６に記載の方法。
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|---|---|---|---|---|
| JP2011530810A (ja) * | 2008-08-08 | 2011-12-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ウェハ貫通ビアおよびこれを作成する方法 |
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| JPH11214502A (ja) * | 1998-01-28 | 1999-08-06 | Nec Corp | 半導体装置およびその製造方法 |
| US6316336B1 (en) * | 1999-03-01 | 2001-11-13 | Richard A. Blanchard | Method for forming buried layers with top-side contacts and the resulting structure |
| US6433396B1 (en) * | 1999-10-05 | 2002-08-13 | International Rectifier Corporation | Trench MOSFET with integrated schottky device and process for its manufacture |
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| JP4097417B2 (ja) * | 2001-10-26 | 2008-06-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4047153B2 (ja) * | 2002-12-03 | 2008-02-13 | 株式会社東芝 | 半導体装置 |
| FR2848724B1 (fr) * | 2002-12-13 | 2005-04-15 | St Microelectronics Sa | Connexions enterrees dans un substrat de circuit integre |
| US7015086B2 (en) * | 2004-02-05 | 2006-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a shallow trench-deep trench isolation region for a BiCMOS/CMOS technology |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011530810A (ja) * | 2008-08-08 | 2011-12-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ウェハ貫通ビアおよびこれを作成する方法 |
| JP2013522929A (ja) * | 2010-03-24 | 2013-06-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ３次元集積のための裏側ダミー・プラグを含む半導体構造およびこれを製造する方法 |
| US9614076B2 (en) | 2013-08-12 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
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