JPH11214502A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11214502A JPH11214502A JP10015698A JP1569898A JPH11214502A JP H11214502 A JPH11214502 A JP H11214502A JP 10015698 A JP10015698 A JP 10015698A JP 1569898 A JP1569898 A JP 1569898A JP H11214502 A JPH11214502 A JP H11214502A
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- epitaxial layer
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- semiconductor substrate
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- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】低抵抗のシリコン基板を用いた半導体装置にお
いて、シリコン基板中に伝搬するノイズを吸収するため
に拡散層を設けると、その上に配線が配置できない。 【解決手段】高濃度の不純物を含むＰ型シリコン基板１
上に不純物濃度の低いエピタキシャル層２を設け、この
エピタキシャル層２にシリコン基板１に達するトレンチ
１０を形成し、このトレンチ１０内に導電体としてのタ
ングステン層１２を埋設する。シリコン基板には一定電
位を与える。
いて、シリコン基板中に伝搬するノイズを吸収するため
に拡散層を設けると、その上に配線が配置できない。 【解決手段】高濃度の不純物を含むＰ型シリコン基板１
上に不純物濃度の低いエピタキシャル層２を設け、この
エピタキシャル層２にシリコン基板１に達するトレンチ
１０を形成し、このトレンチ１０内に導電体としてのタ
ングステン層１２を埋設する。シリコン基板には一定電
位を与える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、素子間の雑音伝搬の低減された
半導体装置及びその製造方法に関するものである。
製造方法に関し、特に、素子間の雑音伝搬の低減された
半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】ＰＮ接合容量の低減とラッチアップ耐性
向上を同時に実現するため、高濃度の不純物を有するシ
リコン基板上に比較的不純物濃度が低いエピタキシャル
層を設ける構造が用いられている。このような低抵抗の
基板を用いた場合、素子から生じたノイズが低抵抗のシ
リコン基板を伝搬しやすくなるので、ノイズの影響を避
けるためには素子の間隔を十分に大きく取らなければな
らず、素子を高密度に集積することが困難となる。
向上を同時に実現するため、高濃度の不純物を有するシ
リコン基板上に比較的不純物濃度が低いエピタキシャル
層を設ける構造が用いられている。このような低抵抗の
基板を用いた場合、素子から生じたノイズが低抵抗のシ
リコン基板を伝搬しやすくなるので、ノイズの影響を避
けるためには素子の間隔を十分に大きく取らなければな
らず、素子を高密度に集積することが困難となる。
【０００３】これを解決する手法として、Ｄ．Ｋ．Ｓｕ
等によりＪｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ ｖｏｌ．２８ Ｎｏ．４ｐｐ．
４２０ １９９３により、ノイズ源となる素子の周囲に
基板と同じ導電型の拡散層を設け、これでノイズ吸収す
る方法が提案されている。以下図面を用いて説明する。
図９〜１１はこの第１の従来例の平面図、Ｅ−Ｅ線及び
Ｆ−Ｆ線断面図である。
等によりＪｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ ｖｏｌ．２８ Ｎｏ．４ｐｐ．
４２０ １９９３により、ノイズ源となる素子の周囲に
基板と同じ導電型の拡散層を設け、これでノイズ吸収す
る方法が提案されている。以下図面を用いて説明する。
図９〜１１はこの第１の従来例の平面図、Ｅ−Ｅ線及び
Ｆ−Ｆ線断面図である。
【０００４】ボロン濃度１〜５×１０19ｃｍ-3のＰ型シ
リコン基板１上に、ボロン濃度が１〜５×１０15ｃｍ-3
と低いエピタキシャル層２を形成し、このエピタキシャ
ル層２に、ソース６、ドレイン７となるＮ型拡散層と、
Ｎ型のゲート電極５等からＮＭＯＳＦＥＴを形成し、更
にその周囲のフィールド酸化膜３間にＰ型拡散層２０を
設けたものである。
リコン基板１上に、ボロン濃度が１〜５×１０15ｃｍ-3
と低いエピタキシャル層２を形成し、このエピタキシャ
ル層２に、ソース６、ドレイン７となるＮ型拡散層と、
Ｎ型のゲート電極５等からＮＭＯＳＦＥＴを形成し、更
にその周囲のフィールド酸化膜３間にＰ型拡散層２０を
設けたものである。
【０００５】ソース６、ドレイン７は前述のように、ボ
ロン濃度が低いエピタキシャル層２上に形成されている
ため、ＰＮ接合容量を低くすることができる。ＮＭＯＳ
ＦＥＴの周囲に形成されたＰ型拡散層２０は、基板表面
からの金属線を介して一定の電位が与えられており、Ｎ
ＭＯＳＦＥＴからのノズルを吸収することができる。
ロン濃度が低いエピタキシャル層２上に形成されている
ため、ＰＮ接合容量を低くすることができる。ＮＭＯＳ
ＦＥＴの周囲に形成されたＰ型拡散層２０は、基板表面
からの金属線を介して一定の電位が与えられており、Ｎ
ＭＯＳＦＥＴからのノズルを吸収することができる。
【０００６】上記例の場合、Ｐ型エピタキシャル層２の
表面付近を伝搬するノイズは吸収できるが、ノイズの一
部は抵抗の低いＰ型シリコン基板１を伝搬する。そこで
Ｐ型エピタキシャル層２に導電体を埋め込みノイズを吸
収する構造が、例えば特開平６−１５１８４６号公報等
で開示されている。この第２の従来例は図１２に示すよ
うに、Ｐ型エピタキシャル層２を貫通しＰ型シリコン基
板１に達するトレンチ１０を形成し、その内部にタング
ステン（Ｗ）層１２等の導電体を埋設し、この導電体に
基板表面から金属配線１６を介して一定電位を与えてＰ
型エピタキシャル層２の底部やＰ型シリコン基板１を伝
搬するノイズを吸収させるように構成したものであり、
前述の第１の従来例に比べてノイズの遮断効果を改善で
きる。
表面付近を伝搬するノイズは吸収できるが、ノイズの一
部は抵抗の低いＰ型シリコン基板１を伝搬する。そこで
Ｐ型エピタキシャル層２に導電体を埋め込みノイズを吸
収する構造が、例えば特開平６−１５１８４６号公報等
で開示されている。この第２の従来例は図１２に示すよ
うに、Ｐ型エピタキシャル層２を貫通しＰ型シリコン基
板１に達するトレンチ１０を形成し、その内部にタング
ステン（Ｗ）層１２等の導電体を埋設し、この導電体に
基板表面から金属配線１６を介して一定電位を与えてＰ
型エピタキシャル層２の底部やＰ型シリコン基板１を伝
搬するノイズを吸収させるように構成したものであり、
前述の第１の従来例に比べてノイズの遮断効果を改善で
きる。
【０００７】
【発明が解決しようとする課題】上述した従来構造で
は、図１０におけるＰ型拡散層２０あるいは図１２にお
けるトレンチ１０内のＷ層１２へ一定電位を供給するた
め、基板表面側からの配線を設けることが必要である。
この場合、図９〜１１に示したようにＰ型拡散層２０、
または図１２に示したようにＷ層１２の上には信号配線
を配置することができないという配置配線上の制約が生
じる。さらに、ゲート電極５やＮ型拡散層のソース６、
ドレイン７から配線を外部に引き出すには、図１１に示
したように、金属配線１６とは別層の金属配線２３を設
けなければならず、これにともない第２の層間絶縁膜２
１やスルーホール２２を形成する追加工程が必要とな
り、製造工程数が多くなるという問題が生じる。
は、図１０におけるＰ型拡散層２０あるいは図１２にお
けるトレンチ１０内のＷ層１２へ一定電位を供給するた
め、基板表面側からの配線を設けることが必要である。
この場合、図９〜１１に示したようにＰ型拡散層２０、
または図１２に示したようにＷ層１２の上には信号配線
を配置することができないという配置配線上の制約が生
じる。さらに、ゲート電極５やＮ型拡散層のソース６、
ドレイン７から配線を外部に引き出すには、図１１に示
したように、金属配線１６とは別層の金属配線２３を設
けなければならず、これにともない第２の層間絶縁膜２
１やスルーホール２２を形成する追加工程が必要とな
り、製造工程数が多くなるという問題が生じる。
【０００８】本発明の目的は、ノイズを吸収する領域へ
の配線が不要で、配線全体の配置が容易となる半導体装
置及びその製造方法を提供することにある。
の配線が不要で、配線全体の配置が容易となる半導体装
置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】第１の発明の半導体装置
は、第１導電型の不純物を有する半導体基板と、この半
導体基板上に形成され前記半導体基板より第１導電型の
不純物濃度の低いエピタキシャル層と、このエピタキシ
ャル層を貫通して前記半導体基板と接続する導電体層と
を含むことを特徴とするものである。
は、第１導電型の不純物を有する半導体基板と、この半
導体基板上に形成され前記半導体基板より第１導電型の
不純物濃度の低いエピタキシャル層と、このエピタキシ
ャル層を貫通して前記半導体基板と接続する導電体層と
を含むことを特徴とするものである。
【００１０】第２の発明の半導体装置の製造方法は、第
１導電型の不純物を有する半導体基板上に、第１導電型
の不純物濃度が前記半導体基板より低いエピタキシャル
層を形成する工程と、前記エピタキシャル層を貫通して
前記半導体基板に達する溝を形成する工程と、前記溝に
導電体層を埋設する工程とを含むことを特徴とするもの
である。
１導電型の不純物を有する半導体基板上に、第１導電型
の不純物濃度が前記半導体基板より低いエピタキシャル
層を形成する工程と、前記エピタキシャル層を貫通して
前記半導体基板に達する溝を形成する工程と、前記溝に
導電体層を埋設する工程とを含むことを特徴とするもの
である。
【００１１】第３の発明の半導体装置の製造方法は、第
１導電型の不純物を有する半導体基板上に、第１導電型
の不純物濃度が前記半導体基板より低いエピタキシャル
層を形成する工程と、前記エピタキシャル層内に第２導
電型の不純物領域を形成する工程と、この不純物領域内
の前記エピタキシャル層を貫通して前記半導体基板に達
する溝を形成する工程と、この溝内に導電体層を埋設す
る工程とを含むことを特徴とするものである。
１導電型の不純物を有する半導体基板上に、第１導電型
の不純物濃度が前記半導体基板より低いエピタキシャル
層を形成する工程と、前記エピタキシャル層内に第２導
電型の不純物領域を形成する工程と、この不純物領域内
の前記エピタキシャル層を貫通して前記半導体基板に達
する溝を形成する工程と、この溝内に導電体層を埋設す
る工程とを含むことを特徴とするものである。
【００１２】
【発明の実施の形態】次に本発明を図面に基づいて説明
する。
する。
【００１３】図１及び図２（ａ）〜（ｄ）は本発明の第
１の実施の形態を説明する為の半導体チップの平面図、
及び製造工程順に示したＡ−Ａ線間の断面図である。以
下製造工程順に説明する。
１の実施の形態を説明する為の半導体チップの平面図、
及び製造工程順に示したＡ−Ａ線間の断面図である。以
下製造工程順に説明する。
【００１４】まず、図２（ａ）に示すように、ボロン濃
度が１〜５×１０19ｃｍ-3のＰ型シリコン基板１上に、
ボロン濃度１〜５×１０15ｃｍ-3、厚さ２〜３μｍのＰ
型エピタキシャル層２を成長する。その後ＬＯＣＯＳ法
により厚さ３００〜６００ｎｍのフィールド酸化膜３を
形成する。
度が１〜５×１０19ｃｍ-3のＰ型シリコン基板１上に、
ボロン濃度１〜５×１０15ｃｍ-3、厚さ２〜３μｍのＰ
型エピタキシャル層２を成長する。その後ＬＯＣＯＳ法
により厚さ３００〜６００ｎｍのフィールド酸化膜３を
形成する。
【００１５】次に、基板表面を酸化してＭＯＳＦＥＴの
ゲート酸化膜となる厚さ１０〜３０ｎｍの酸化膜４を形
成する。その後、全面に成長したポリシリコン膜をパタ
ーニングしてゲート電極５を形成し、ＮＭＯＳのソース
６、ドレイン７となるＮ型拡散層をヒ素をドーズ量１〜
５×１０15ｃｍ-2でイオン注入して形成する。次でフィ
ールド酸化膜３間にＰ型拡散層８を形成する。
ゲート酸化膜となる厚さ１０〜３０ｎｍの酸化膜４を形
成する。その後、全面に成長したポリシリコン膜をパタ
ーニングしてゲート電極５を形成し、ＮＭＯＳのソース
６、ドレイン７となるＮ型拡散層をヒ素をドーズ量１〜
５×１０15ｃｍ-2でイオン注入して形成する。次でフィ
ールド酸化膜３間にＰ型拡散層８を形成する。
【００１６】次に、図２（ｂ）に示すように、全面にＰ
ＳＧ等からなる層間絶縁膜９を成長し、その表面を平坦
化した後、ＮＭＯＳの周囲にＰ型シリコン基板１に達す
るトレンチ１０を開口する。次でこのトレンチ１０を含
む全面に厚さ３０〜１００ｎｍの金属膜１１として、例
えばＴｉ膜とＴｉＮ膜をスパッタ法で形成した後、ＣＶ
Ｄ法によりタングステン（Ｗ）層１２を成長する。
ＳＧ等からなる層間絶縁膜９を成長し、その表面を平坦
化した後、ＮＭＯＳの周囲にＰ型シリコン基板１に達す
るトレンチ１０を開口する。次でこのトレンチ１０を含
む全面に厚さ３０〜１００ｎｍの金属膜１１として、例
えばＴｉ膜とＴｉＮ膜をスパッタ法で形成した後、ＣＶ
Ｄ法によりタングステン（Ｗ）層１２を成長する。
【００１７】次に、図２（ｃ）に示すように、エッチバ
ックを行って、トレンチ１０にのみ金属膜１１、タング
ステン層１２を選択的に残す。
ックを行って、トレンチ１０にのみ金属膜１１、タング
ステン層１２を選択的に残す。
【００１８】次に、図１及び図２（ｄ）に示すように、
全面に成長した層間絶縁膜１３にＲＩＥ法等によりコン
タクト１４を開口した後、タングステン層１５によるプ
ラグを形成し、Ａｌ等からなる金属配線１６を形成し半
導体装置を完成させる。
全面に成長した層間絶縁膜１３にＲＩＥ法等によりコン
タクト１４を開口した後、タングステン層１５によるプ
ラグを形成し、Ａｌ等からなる金属配線１６を形成し半
導体装置を完成させる。
【００１９】上記第１の実施の形態によれば、トレンチ
１０内に埋設した導電体が接地されたＰ型シリコン基板
１とつながっており、Ｐ型シリコン基板１側から一定電
位を与えているのでトレンチ１０内の導電体につながる
基板表面からの配線が不要となる。例えば、図３に示す
平面図のように、導電体を埋設したトレンチ１０の上に
も金属配線１６を設けることが可能となるので、同じ大
きさのデバイスで比較すると、従来構造では図９のＥ−
Ｅ間に配置されている信号配線は４本であるのに対し
て、図３のＢ−Ｂ間では７５％増の７本とすることがで
きる。
１０内に埋設した導電体が接地されたＰ型シリコン基板
１とつながっており、Ｐ型シリコン基板１側から一定電
位を与えているのでトレンチ１０内の導電体につながる
基板表面からの配線が不要となる。例えば、図３に示す
平面図のように、導電体を埋設したトレンチ１０の上に
も金属配線１６を設けることが可能となるので、同じ大
きさのデバイスで比較すると、従来構造では図９のＥ−
Ｅ間に配置されている信号配線は４本であるのに対し
て、図３のＢ−Ｂ間では７５％増の７本とすることがで
きる。
【００２０】図４及び図５は本発明の第２の実施の形態
を説明する為の半導体チップの平面図及びＣ−Ｃ線間の
断面図である。この第２の実施の形態では、トレンチ１
０の周囲にＮ型ウェル領域１７が存在し、Ｐ型エピタキ
シャル層２とＮ型ウェル領域１７の間にＰＮ接合が形成
される。このＰＮ接合の容量により第１の実施の形態の
場合に比べて低周波領域におけるノイズ伝搬特性を改善
できる。
を説明する為の半導体チップの平面図及びＣ−Ｃ線間の
断面図である。この第２の実施の形態では、トレンチ１
０の周囲にＮ型ウェル領域１７が存在し、Ｐ型エピタキ
シャル層２とＮ型ウェル領域１７の間にＰＮ接合が形成
される。このＰＮ接合の容量により第１の実施の形態の
場合に比べて低周波領域におけるノイズ伝搬特性を改善
できる。
【００２１】図６及び図７は本発明の第３の実施の形態
を説明する為の半導体チップの断面図及びＤ−Ｄ線間の
断面図である。この第３の実施の形態では、ＮＭＯＳの
ゲート電極５の下部に、トレンチ１０が設けられてお
り、その内側に不純物が高濃度に導入された多結晶シリ
コン層１８が埋設されている。次にその製造方法を図８
（ａ）〜（ｃ）を用いて説明する。
を説明する為の半導体チップの断面図及びＤ−Ｄ線間の
断面図である。この第３の実施の形態では、ＮＭＯＳの
ゲート電極５の下部に、トレンチ１０が設けられてお
り、その内側に不純物が高濃度に導入された多結晶シリ
コン層１８が埋設されている。次にその製造方法を図８
（ａ）〜（ｃ）を用いて説明する。
【００２２】まず図８（ａ）に示すように、ボロン濃度
が１〜５×１０19ｃｍ-3のＰ型シリコン基板１上にボロ
ン濃度１〜５×１０15ｃｍ-3、厚さ２〜３μｍのＰ型エ
ピタキシャル層２を成長する。その後ＬＯＣＯＳ法によ
り厚さ３００〜６００ｎｍのフィールド酸化膜３を形成
する。次にフィールド酸化膜３およびエピタキシャル層
２を貫通し、Ｐ型シリコン基板１に達するトレンチ１０
を形成する。
が１〜５×１０19ｃｍ-3のＰ型シリコン基板１上にボロ
ン濃度１〜５×１０15ｃｍ-3、厚さ２〜３μｍのＰ型エ
ピタキシャル層２を成長する。その後ＬＯＣＯＳ法によ
り厚さ３００〜６００ｎｍのフィールド酸化膜３を形成
する。次にフィールド酸化膜３およびエピタキシャル層
２を貫通し、Ｐ型シリコン基板１に達するトレンチ１０
を形成する。
【００２３】次に、図８（ｂ）に示すように、トレンチ
１０を含む全面に多結晶シリコン層１８を成長しこれに
１〜５×１０16ｃｍ-2のヒ素またはリンを注入し、その
後エッチバックを行ってトレンチ１０の所定の深さに前
記多結晶シリコン層１８を埋設する。
１０を含む全面に多結晶シリコン層１８を成長しこれに
１〜５×１０16ｃｍ-2のヒ素またはリンを注入し、その
後エッチバックを行ってトレンチ１０の所定の深さに前
記多結晶シリコン層１８を埋設する。
【００２４】次に、図８（ｃ）に示すように、全面に成
長した酸化膜１９をエッチバックしてトレンチ１０の上
部に酸化膜１９を選択的に残す。その後、全面に成長し
たポリシリコン膜をパターニングしてゲート電極５を形
成し、ＮＭＯＳのソース、ドレイン領域となるＮ型拡散
層にヒ素をドーズ量１〜５×１０15ｃｍ-2でイオン注入
する。
長した酸化膜１９をエッチバックしてトレンチ１０の上
部に酸化膜１９を選択的に残す。その後、全面に成長し
たポリシリコン膜をパターニングしてゲート電極５を形
成し、ＮＭＯＳのソース、ドレイン領域となるＮ型拡散
層にヒ素をドーズ量１〜５×１０15ｃｍ-2でイオン注入
する。
【００２５】その後全面に成長した層間絶縁膜９に、図
５の場合と同様にコンタクト１４を開口した後、タング
ステン層１５によるプラグを形成し、金属配線１６を形
成すると図６、図７に示す半導体装置が得られる。
５の場合と同様にコンタクト１４を開口した後、タング
ステン層１５によるプラグを形成し、金属配線１６を形
成すると図６、図７に示す半導体装置が得られる。
【００２６】この構造では、トレンチ１０上にゲート電
極５も配置できるようになるので、ゲート電極５を相互
接続するための配線が不要となる。これにより、図９の
従来例のレイアウトで示すようなゲート電極５につなが
る配線のための余分な領域が不要となるだけでなく、従
来例でのスルーホール２２や上層の配線である金属配線
２３形成の２回のフォトリソグラフィー工程とエッチン
グ工程を削減することができる。
極５も配置できるようになるので、ゲート電極５を相互
接続するための配線が不要となる。これにより、図９の
従来例のレイアウトで示すようなゲート電極５につなが
る配線のための余分な領域が不要となるだけでなく、従
来例でのスルーホール２２や上層の配線である金属配線
２３形成の２回のフォトリソグラフィー工程とエッチン
グ工程を削減することができる。
【００２７】
【発明の効果】以上のように本発明によれば、ノイズを
吸収する領域への配線が不要となる為、配線の配置が容
易となる。また、基板中を伝搬するノイズの伝搬も抑制
することができる。
吸収する領域への配線が不要となる為、配線の配置が容
易となる。また、基板中を伝搬するノイズの伝搬も抑制
することができる。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの平面図。
体チップの平面図。
【図２】本発明の第１の実施の形態を説明する為の工程
順に示した半導体チップの断面図。
順に示した半導体チップの断面図。
【図３】本発明の第１の実施の形態を説明する為の配線
を示す平面図。
を示す平面図。
【図４】本発明の第２の実施の形態を説明する為の半導
体チップの平面図。
体チップの平面図。
【図５】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図６】本発明の第３の実施の形態を説明する為の半導
体チップの平面図。
体チップの平面図。
【図７】本発明の第３の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図８】本発明の第３の実施の形態を説明する為の工程
順に示した半導体チップの断面図。
順に示した半導体チップの断面図。
【図９】第１の従来例を説明する為の半導体チップの平
面図。
面図。
【図１０】第１の従来例を説明する為の半導体チップの
断面図。
断面図。
【図１１】第１の従来例を説明する為の半導体チップの
断面図。
断面図。
【図１２】第２の従来例を説明する為の半導体チップの
断面図。
断面図。
１ Ｐ型シリコン基板 ２ Ｐ型エピタキシャル層 ３ フィールド酸化膜 ４ 酸化膜 ５ ゲート電極 ６ ソース ７ ドレイン ８ Ｐ型拡散層 ９ 層間絶縁膜 １０ トレンチ １１ 金属膜 １２ タングステン層 １３ 層間絶縁膜 １４ コンタクト １５ タングステン層 １６ 金属配線 １７ Ｎ型ウェル領域 １８ 多結晶シリコン層 １９ 酸化膜 ２０ Ｐ型拡散層 ２１ 層間絶縁膜 ２２ スルーホール ２３ 金属配線
Claims (4)
- 【請求項１】 第１導電型の不純物を有する半導体基板
と、この半導体基板上に形成され前記半導体基板より第
１導電型の不純物濃度の低いエピタキシャル層と、この
エピタキシャル層を貫通して前記半導体基板と接続する
導電体層とを含むことを特徴とする半導体装置。 - 【請求項２】 前記導電体層の周辺部に第２導電型の不
純物領域が形成されている請求項１記載の半導体装置。 - 【請求項３】 第１導電型の不純物を有する半導体基板
上に、第１導電型の不純物濃度が前記半導体基板より低
いエピタキシャル層を形成する工程と、前記エピタキシ
ャル層を貫通して前記半導体基板に達する溝を形成する
工程と、前記溝に導電体層を埋設する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項４】 第１導電型の不純物を有する半導体基板
上に、第１導電型の不純物濃度が前記半導体基板より低
いエピタキシャル層を形成する工程と、前記エピタキシ
ャル層内に第２導電型の不純物領域を形成する工程と、
この不純物領域内の前記エピタキシャル層を貫通して前
記半導体基板に達する溝を形成する工程と、この溝内に
導電体層を埋設する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015698A JPH11214502A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015698A JPH11214502A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214502A true JPH11214502A (ja) | 1999-08-06 |
Family
ID=11896000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10015698A Pending JPH11214502A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214502A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025037A1 (en) * | 2004-09-02 | 2006-03-09 | Koninklijke Philips Electronics, N.V. | Contacting and filling deep-trench-isolation with tungsten |
-
1998
- 1998-01-28 JP JP10015698A patent/JPH11214502A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025037A1 (en) * | 2004-09-02 | 2006-03-09 | Koninklijke Philips Electronics, N.V. | Contacting and filling deep-trench-isolation with tungsten |
| US8294203B2 (en) | 2004-09-02 | 2012-10-23 | Nxp B.V. | Contacting and filling deep-trench-isolation with tungsten |
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