JP2809025B2 - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- collector
- bipolar transistor
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
に係わり、特に集積度を向上しかつエミッタ−ベース間
の寄生容量を低減したバイポーラトランジスタに関す
る。
に係わり、特に集積度を向上しかつエミッタ−ベース間
の寄生容量を低減したバイポーラトランジスタに関す
る。
【０００２】
【従来の技術】バイポーラ集積回路の集積度を向上させ
高速化を実現するために種々のバイポーラトランジスタ
が提案されている。そのなかで、１９９０年１０月１６
日発行の米国特許第４，９６３，９５７号にはエミッタ
領域とグラフトベース領域とを自己整合で形成し、かつ
Ｎ+ 型コレクタ埋込層に直接コレクタ引き出し導電体を
接続する技術が開示されている。すなわちＮ+ 型コレク
タ埋込層にＮ+ 型拡散層を接続してコレクタを引き出し
ていた慣習的なバイポーラトランジスタから脱却して、
素子分離に用いていたトレンチ構造をコレクタ引き出し
部に採用し、Ｎ+型コレクタ埋込層の外周側面にトレン
チ内の低抵抗の導電体を基板内部で接続したバイポーラ
トランジスタが同米国特許に提案されている。これによ
りコレクタ抵抗が低減されそれだけバイポーラトランジ
スタの動作は高速化される。
高速化を実現するために種々のバイポーラトランジスタ
が提案されている。そのなかで、１９９０年１０月１６
日発行の米国特許第４，９６３，９５７号にはエミッタ
領域とグラフトベース領域とを自己整合で形成し、かつ
Ｎ+ 型コレクタ埋込層に直接コレクタ引き出し導電体を
接続する技術が開示されている。すなわちＮ+ 型コレク
タ埋込層にＮ+ 型拡散層を接続してコレクタを引き出し
ていた慣習的なバイポーラトランジスタから脱却して、
素子分離に用いていたトレンチ構造をコレクタ引き出し
部に採用し、Ｎ+型コレクタ埋込層の外周側面にトレン
チ内の低抵抗の導電体を基板内部で接続したバイポーラ
トランジスタが同米国特許に提案されている。これによ
りコレクタ抵抗が低減されそれだけバイポーラトランジ
スタの動作は高速化される。
【０００３】図４（Ａ）および図４（Ｂ）を参照して従
来技術のバイポーラトランジスタを説明する。Ｐ型シリ
コン基体１上にＮ+ 型コレクタ埋込層１４を介してＮ型
コレクタ領域１６が形成され、主面４０とＮ型コレクタ
領域１６との間にＰ型真性ベース領域１１が形成されて
いる。Ｐ型真性ベース領域１１の全外周に接してＰ+型
グラフトベース領域１３がリング状に形成され、またＰ
型真性ベース領域１１内にＮ+ 型エミッタ領域１２が形
成されている。そしてＰ+ 型グラフトベース領域１３を
囲んでＮ+ 型コレクタ埋込層１４に達するトレンチ１５
がリング状に形成され、その内壁上に絶縁膜３２が形成
され、絶縁膜３２を選択的に除去して得られたコンタク
ト部３１においてＮ+ 型コレクタ埋込層１４に接続する
導電体１７がコレクタ引き出し導電体としてトレンチ１
５を充填している。
来技術のバイポーラトランジスタを説明する。Ｐ型シリ
コン基体１上にＮ+ 型コレクタ埋込層１４を介してＮ型
コレクタ領域１６が形成され、主面４０とＮ型コレクタ
領域１６との間にＰ型真性ベース領域１１が形成されて
いる。Ｐ型真性ベース領域１１の全外周に接してＰ+型
グラフトベース領域１３がリング状に形成され、またＰ
型真性ベース領域１１内にＮ+ 型エミッタ領域１２が形
成されている。そしてＰ+ 型グラフトベース領域１３を
囲んでＮ+ 型コレクタ埋込層１４に達するトレンチ１５
がリング状に形成され、その内壁上に絶縁膜３２が形成
され、絶縁膜３２を選択的に除去して得られたコンタク
ト部３１においてＮ+ 型コレクタ埋込層１４に接続する
導電体１７がコレクタ引き出し導電体としてトレンチ１
５を充填している。
【０００４】次に図４（Ａ）を参照して上記バイポーラ
トランジスタにおける各寸法を例示する。 まずＷ＝
１．０μｍ，Ｌ＝５μｍとするとエミッタ領域１２の面
積はＷ×Ｌ＝５．０μｍ2 となる。そしてその周囲を幅
Ｅ＝０．２μｍのＰ型真性ベース領域１１の部分を介し
て、幅Ｆ＝０．３μｍのＰ+ 型グラフトベース領域１３
が囲み、さらにその周囲を幅Ｔ＝１．０μｍのトレンチ
１５が囲んでいる。
トランジスタにおける各寸法を例示する。 まずＷ＝
１．０μｍ，Ｌ＝５μｍとするとエミッタ領域１２の面
積はＷ×Ｌ＝５．０μｍ2 となる。そしてその周囲を幅
Ｅ＝０．２μｍのＰ型真性ベース領域１１の部分を介し
て、幅Ｆ＝０．３μｍのＰ+ 型グラフトベース領域１３
が囲み、さらにその周囲を幅Ｔ＝１．０μｍのトレンチ
１５が囲んでいる。
【０００５】したがってフィールド酸化膜等の素子分離
領域２より区画された１個のバイポーラトランジスタ形
成領域１０の面積Ｘ1 ×Ｙ1 は、Ｘ1 ＝Ｗ＋２×（Ｅ＋
Ｆ＋Ｔ）から４．０μｍ、Ｙ1 ＝Ｌ＋２×（Ｅ＋Ｆ＋
Ｔ）から８．０μｍであるからＸ1 ×Ｙ1 ＝３２．０μ
ｍ2 となる。またグラフトベース領域１３に対向してい
るエミッタ領域１２の外周１８の長さは２×（Ｌ＋Ｗ）
から１２μｍとなる。
領域２より区画された１個のバイポーラトランジスタ形
成領域１０の面積Ｘ1 ×Ｙ1 は、Ｘ1 ＝Ｗ＋２×（Ｅ＋
Ｆ＋Ｔ）から４．０μｍ、Ｙ1 ＝Ｌ＋２×（Ｅ＋Ｆ＋
Ｔ）から８．０μｍであるからＸ1 ×Ｙ1 ＝３２．０μ
ｍ2 となる。またグラフトベース領域１３に対向してい
るエミッタ領域１２の外周１８の長さは２×（Ｌ＋Ｗ）
から１２μｍとなる。
【０００６】
【発明が解決しようとする課題】しかしながら従来は、
エミッタ領域の電流分布に着目してエミッタ領域とコレ
クタ引き出し部との関係を言及することはなされていな
かったので、エミッタ−ベース間の寄生容量を低減して
さらに高速動作を実現することや一段と集積度を向上す
ることに限界を生じていた。
エミッタ領域の電流分布に着目してエミッタ領域とコレ
クタ引き出し部との関係を言及することはなされていな
かったので、エミッタ−ベース間の寄生容量を低減して
さらに高速動作を実現することや一段と集積度を向上す
ることに限界を生じていた。
【０００７】すなわち図４（Ｃ）を参照して説明する。
同図にエミッタ領域１２における各位置とエミッタ電流
密度との関係を曲線３０で示す。トランジスタの高周波
特性等を良くするためにＰ型真性ベース領域１１を浅く
形成すると、その層抵抗は非常に大きくなる。このため
にエミッタ−ベース電位差が大きいＰ+ 型グラフトベー
ス領域１３近傍のエミッタ領域１２の部分すなわちエミ
ッタ領域１２の周辺部１８に電流が集中してそこにおけ
るエミッタ電流密度ｄが最も大きくなり（エミッタクラ
ウド効果）、グラフトベース領域１３から一番離間して
いるエミッタ領域１２の部分である中央部１９、すなわ
ち図４では周辺部１８から０．５μｍ離間している中央
部１９ではそこにおけるエミッタ−ベース電位差がＰ型
真性ベース領域の層抵抗による電圧降下により小さくな
るのでエミッタ電流密度ｓは最も小さくなる。そして周
辺部１８から０．３μｍ離間している中間部では最大電
流密度ｄと最小電流密度ｓとの間の電流密度ｔとなって
いる。
同図にエミッタ領域１２における各位置とエミッタ電流
密度との関係を曲線３０で示す。トランジスタの高周波
特性等を良くするためにＰ型真性ベース領域１１を浅く
形成すると、その層抵抗は非常に大きくなる。このため
にエミッタ−ベース電位差が大きいＰ+ 型グラフトベー
ス領域１３近傍のエミッタ領域１２の部分すなわちエミ
ッタ領域１２の周辺部１８に電流が集中してそこにおけ
るエミッタ電流密度ｄが最も大きくなり（エミッタクラ
ウド効果）、グラフトベース領域１３から一番離間して
いるエミッタ領域１２の部分である中央部１９、すなわ
ち図４では周辺部１８から０．５μｍ離間している中央
部１９ではそこにおけるエミッタ−ベース電位差がＰ型
真性ベース領域の層抵抗による電圧降下により小さくな
るのでエミッタ電流密度ｓは最も小さくなる。そして周
辺部１８から０．３μｍ離間している中間部では最大電
流密度ｄと最小電流密度ｓとの間の電流密度ｔとなって
いる。
【０００８】このエミッタ電流密度の分布は周辺部１８
から中央部１９に向って指数関数で減少するから中央部
およびその近傍はほとんど不要であるばかりでなく、そ
の存在によるエミッタ−ベース接合寄生容量によりバイ
ポーラトランジスタの高速動作を妨げている。
から中央部１９に向って指数関数で減少するから中央部
およびその近傍はほとんど不要であるばかりでなく、そ
の存在によるエミッタ−ベース接合寄生容量によりバイ
ポーラトランジスタの高速動作を妨げている。
【０００９】
【課題を解決するための手段】本発明の特徴は、主面を
有する半導体基板と、前記半導体基板に形成された第１
導電型のコレクタ領域と、前記コレクタ領域の底部に接
して前記半導体基板の内部に形成され、前記コレクタ領
域より高不純物濃度を有する第１導電型のコレクタ埋込
領域と、前記主面と前記コレクタ領域間に形成された第
２導電型の真性ベース領域と、前記真性ベース領域の周
辺に接して形成され、前記真性ベース領域より高不純物
濃度を有する第２導電型のグラフトベース領域と、前記
主面から前記真性ベース領域内に形成された第１導電型
のエミッタ領域と、前記主面から前記エミッタ領域の周
辺より離間した前記エミッタ領域の部分を貫通しかつそ
の下の前記真性ベース領域の部分および前記コレクタ領
域の部分を貫通して前記コレクタ埋込領域に達するトレ
ンチと、前記トレンチの側壁上に形成された絶縁膜と、
前記絶縁膜により前記真性ベース領域および前記エミッ
タ領域と電気的に絶縁して前記トレンチを充填し、前記
コレクタ埋込領域に接続するコレクタ引き出し導電体と
を有するバイポーラトランジスタにある。
有する半導体基板と、前記半導体基板に形成された第１
導電型のコレクタ領域と、前記コレクタ領域の底部に接
して前記半導体基板の内部に形成され、前記コレクタ領
域より高不純物濃度を有する第１導電型のコレクタ埋込
領域と、前記主面と前記コレクタ領域間に形成された第
２導電型の真性ベース領域と、前記真性ベース領域の周
辺に接して形成され、前記真性ベース領域より高不純物
濃度を有する第２導電型のグラフトベース領域と、前記
主面から前記真性ベース領域内に形成された第１導電型
のエミッタ領域と、前記主面から前記エミッタ領域の周
辺より離間した前記エミッタ領域の部分を貫通しかつそ
の下の前記真性ベース領域の部分および前記コレクタ領
域の部分を貫通して前記コレクタ埋込領域に達するトレ
ンチと、前記トレンチの側壁上に形成された絶縁膜と、
前記絶縁膜により前記真性ベース領域および前記エミッ
タ領域と電気的に絶縁して前記トレンチを充填し、前記
コレクタ埋込領域に接続するコレクタ引き出し導電体と
を有するバイポーラトランジスタにある。
【００１０】
【実施例】図１（Ａ）および図１（Ｂ）を参照して本発
明の一実施例を、上記図４の従来技術と比較して説明す
る。尚、図４と同様に図１においても、煩雑さを避ける
ために基板上方の電極配線構造は図示を省略している。
明の一実施例を、上記図４の従来技術と比較して説明す
る。尚、図４と同様に図１においても、煩雑さを避ける
ために基板上方の電極配線構造は図示を省略している。
【００１１】Ｐ型シリコン基体１上にＮ+ 型コレクタ埋
込層２４を介してＮ型コレクタ領域２６が形成され、主
面４０とＮ型コレクタ領域２６との間にＰ型真性ベース
領域２１が形成されている。またＰ型真性ベース領域２
１内にＮ+ 型エミッタ領域２２が形成され、またＰ+ 型
グラフトベース領域２３がＰ型真性ベース領域２１に全
内周を接しかつフィ−ルド酸化膜２に全外周を接してリ
ング状に形成されている。
込層２４を介してＮ型コレクタ領域２６が形成され、主
面４０とＮ型コレクタ領域２６との間にＰ型真性ベース
領域２１が形成されている。またＰ型真性ベース領域２
１内にＮ+ 型エミッタ領域２２が形成され、またＰ+ 型
グラフトベース領域２３がＰ型真性ベース領域２１に全
内周を接しかつフィ−ルド酸化膜２に全外周を接してリ
ング状に形成されている。
【００１２】そして本実施例では、主面４０からエミッ
タ領域２２の周辺部２８から０．３μｍ離間したエミッ
タ領域２２の部分を貫通しかつその下の真性ベース領域
２１の部分およびコレクタ領域２６の部分を貫通してコ
レクタ埋込領域２４に達するトレンチ２５が形成されて
いる。これによりエミッタ領域２２は０．３μｍの幅
（ｗ）でトレンチ２５をリング状に囲む形状となり、そ
の外周部２８は真性ベース領域２１を介してＰ+ 型グラ
フトベース領域２３に対向しており、内周部２９はトレ
ンチ２５に接しトレンチ２５の側壁の一部を構成してい
る。さらにトレンチ２５の全側壁を絶縁膜４２で被覆
し、絶縁膜４２により真性ベース領域２１およびエミッ
タ領域２２と電気的に絶縁されてトレンチ２５を充填
し、コレクタ埋込領域２４にトレンチ２５の底部におけ
るコンタクト部４１でに接続したコレクタ引き出し導電
体２７を形成されている。
タ領域２２の周辺部２８から０．３μｍ離間したエミッ
タ領域２２の部分を貫通しかつその下の真性ベース領域
２１の部分およびコレクタ領域２６の部分を貫通してコ
レクタ埋込領域２４に達するトレンチ２５が形成されて
いる。これによりエミッタ領域２２は０．３μｍの幅
（ｗ）でトレンチ２５をリング状に囲む形状となり、そ
の外周部２８は真性ベース領域２１を介してＰ+ 型グラ
フトベース領域２３に対向しており、内周部２９はトレ
ンチ２５に接しトレンチ２５の側壁の一部を構成してい
る。さらにトレンチ２５の全側壁を絶縁膜４２で被覆
し、絶縁膜４２により真性ベース領域２１およびエミッ
タ領域２２と電気的に絶縁されてトレンチ２５を充填
し、コレクタ埋込領域２４にトレンチ２５の底部におけ
るコンタクト部４１でに接続したコレクタ引き出し導電
体２７を形成されている。
【００１３】次に図１（Ａ）を参照して上記実施例のバ
イポーラトランジスタにおける各寸法を例示する。
イポーラトランジスタにおける各寸法を例示する。
【００１４】まずトレンチ２５の寸法はＴ＝１．０μ
ｍ、Ｋ＝４．４μｍであり、これを幅ｗ＝０．３μｍで
リング状で囲むエミッタ領域２２の外形寸法はＨ＝１．
６μｍ、Ｇ＝５．０μｍとなり、エミッタ領域２２の面
積は（Ｈ×Ｇ−Ｔ×Ｋ）から３．６μｍ2 となる。
ｍ、Ｋ＝４．４μｍであり、これを幅ｗ＝０．３μｍで
リング状で囲むエミッタ領域２２の外形寸法はＨ＝１．
６μｍ、Ｇ＝５．０μｍとなり、エミッタ領域２２の面
積は（Ｈ×Ｇ−Ｔ×Ｋ）から３．６μｍ2 となる。
【００１５】また図４と同様に、エミッタ領域２２の周
囲を幅Ｅ＝０．２μｍのＰ型真性ベース領域２１の部分
を介して、幅Ｆ＝０．３μｍのＰ+ 型グラフトベース領
域２３が囲んでおり、グラフトベース領域２３の外周が
トランジスタ形成領域２０の外周となるから、フィール
ド酸化膜等の素子分離領域２より区画された１個のバイ
ポーラトランジスタ形成領域２０の面積Ｘ2 ×Ｙ2 は、
Ｘ2 ＝Ｈ＋２×（Ｅ＋Ｆ）が２．６μｍ、Ｙ2 ＝Ｇ＋２
×（Ｅ＋Ｆ）が６．０μｍであるから、Ｘ2 ×Ｙ2 ＝１
５．６μｍ2 となる。
囲を幅Ｅ＝０．２μｍのＰ型真性ベース領域２１の部分
を介して、幅Ｆ＝０．３μｍのＰ+ 型グラフトベース領
域２３が囲んでおり、グラフトベース領域２３の外周が
トランジスタ形成領域２０の外周となるから、フィール
ド酸化膜等の素子分離領域２より区画された１個のバイ
ポーラトランジスタ形成領域２０の面積Ｘ2 ×Ｙ2 は、
Ｘ2 ＝Ｈ＋２×（Ｅ＋Ｆ）が２．６μｍ、Ｙ2 ＝Ｇ＋２
×（Ｅ＋Ｆ）が６．０μｍであるから、Ｘ2 ×Ｙ2 ＝１
５．６μｍ2 となる。
【００１６】そしてグラフトベース領域２３に対向して
いるエミッタ領域２２の外周２８の長さは２×（Ｇ＋
Ｈ）から１３．２μｍとなる。
いるエミッタ領域２２の外周２８の長さは２×（Ｇ＋
Ｈ）から１３．２μｍとなる。
【００１７】このような本発明の実施例のバイポーラト
ランジスタを図４の従来技術のバイポーラトランジスタ
と比較すると、トランジスタの占有面積が１５．６／３
２．０＝０．４９＝４９％に減少するから高集積度のバ
イポーラＩＣが得られ、エミッタ領域の面積が３．６／
５．０＝０．７２＝７２％に減少するからエミッタ−ベ
ース間の寄生容量も７２％減少しそれだけ高速動作を可
能にする。
ランジスタを図４の従来技術のバイポーラトランジスタ
と比較すると、トランジスタの占有面積が１５．６／３
２．０＝０．４９＝４９％に減少するから高集積度のバ
イポーラＩＣが得られ、エミッタ領域の面積が３．６／
５．０＝０．７２＝７２％に減少するからエミッタ−ベ
ース間の寄生容量も７２％減少しそれだけ高速動作を可
能にする。
【００１８】一方エミッタ領域の面積が７２％に減少す
るが、グラフトベース領域２３に対向するエミッタ領域
の外周の長さは１３．２／１２．０から１０％増加しか
つこれは、図１（Ｃ）の電流密度分布３０に示すよう
に、エミッタクラウド効果によるエミッタ電流密度最大
ｄを含む大きい電流密度（ｄ−ｔ）の箇所のみの増加で
あるから、同じ印加電圧において図４と同等以上のエミ
ッタ電流が得られる。
るが、グラフトベース領域２３に対向するエミッタ領域
の外周の長さは１３．２／１２．０から１０％増加しか
つこれは、図１（Ｃ）の電流密度分布３０に示すよう
に、エミッタクラウド効果によるエミッタ電流密度最大
ｄを含む大きい電流密度（ｄ−ｔ）の箇所のみの増加で
あるから、同じ印加電圧において図４と同等以上のエミ
ッタ電流が得られる。
【００１９】種々のバイポーラトランジスタにおいて、
エミッタクラウド効果による電流密度の大きい箇所を利
用することを考慮すると、エミッタの外周２８と内周２
９との間隔幅ｗは０．２μｍ以上であることが好まし
い。一方、上限はエミッタクラウド効果、トランジスタ
の占有面積や電流容量等を総合的に考慮して決定される
が、いずれにせよエミッタ領域を貫通する本発明のトレ
ンチ型コレクタ引き出し構造を採用することにより上記
効果を得ることができる。
エミッタクラウド効果による電流密度の大きい箇所を利
用することを考慮すると、エミッタの外周２８と内周２
９との間隔幅ｗは０．２μｍ以上であることが好まし
い。一方、上限はエミッタクラウド効果、トランジスタ
の占有面積や電流容量等を総合的に考慮して決定される
が、いずれにせよエミッタ領域を貫通する本発明のトレ
ンチ型コレクタ引き出し構造を採用することにより上記
効果を得ることができる。
【００２０】次に図２（Ａ）乃至図２（Ｃ）を参照して
本発明の実施例をその製造方法により説明する。
本発明の実施例をその製造方法により説明する。
【００２１】まずＰ型単結晶シリコン基体１上にエピタ
キシャル法でＮ型の単結晶シリコン層を形成し、両者間
に選択的に設けられているＮ+ 型コレクタ埋込層２４と
ともに、シリコン層の表面を主面４０とするシリコン基
板を構成する。次に主面４０からＰ型シリコン基体１に
達するフィールドシリコン酸化膜２を選択熱酸化法によ
り形成してトランジスタ形成領域２０を区画する。次に
Ｐ型ポリシリコン膜３３および第１の層間絶縁層として
のシリコン酸化膜３４を順次積層し、リソグラフィーに
よりこれら膜を選択的に除去して開口Ｌ1 を形成してト
ランジスタ形成領域２０のシリコン層を露出させ、ベー
ス引き出し層となるＰ型ポリシリコン膜３３およびシリ
コン酸化膜３４をフィールドシリコン酸化膜２上からト
ランジスタ形成領域のシリコン層上に一部突出させる。
次にボロン（硼素）をイオン注入したのち、９００−１
０００℃でアニールして不純物濃度が２×１０18／ｃｍ
3のＰ型真性ベース領域２１を形成し、Ｐ型真性ベース
領域２１とＮ+ 型コレクタ埋込層２４との間のＮ型シリ
コン層がＮ型コレクタ領域２６となる。また上記アニー
ルによりＰ型ポリシリコン膜３３の突出部からボロンが
シリコン層に拡散されて自己整合的に不純物濃度が１×
１０20／ｃｍ3 以上のＰ+ 型グラフトベース領域２３が
形成される。次に全面にシリコン酸化膜を堆積させて異
方性のドライエッチングによりエッチバックして、Ｐ型
ポリシリコン膜３３およびシリコン酸化膜３４の側面上
に側壁（サイドウオール）３４’を形成する。次にＮ型
ポリシリコン膜３５を堆積させてた後、熱処理によりＮ
型ポリシリコン膜３５内のリン、砒素等のＮ型不純物を
拡散させて、Ｐ+ 型グラフトベース領域２３から離間し
たＰ型真性ベース領域２１の部分に、側壁３４’により
自己整合的に不純物濃度が１×１０20／ｃｍ3 のＮ+ 型
エミッタ領域２２を形成する。次にＮ型ポリシリコン膜
３５を選択的にエッチングしてエミッタ引き出し層３５
を形状形成する。次に第２の層間絶縁層としてのＰＳＧ
膜３６を堆積した後、上面を平坦化してそこにレジスト
３７を塗布しパターニングして開口Ｌ2 を形成する。以
上までの工程で図２（Ａ）の状態となる。
キシャル法でＮ型の単結晶シリコン層を形成し、両者間
に選択的に設けられているＮ+ 型コレクタ埋込層２４と
ともに、シリコン層の表面を主面４０とするシリコン基
板を構成する。次に主面４０からＰ型シリコン基体１に
達するフィールドシリコン酸化膜２を選択熱酸化法によ
り形成してトランジスタ形成領域２０を区画する。次に
Ｐ型ポリシリコン膜３３および第１の層間絶縁層として
のシリコン酸化膜３４を順次積層し、リソグラフィーに
よりこれら膜を選択的に除去して開口Ｌ1 を形成してト
ランジスタ形成領域２０のシリコン層を露出させ、ベー
ス引き出し層となるＰ型ポリシリコン膜３３およびシリ
コン酸化膜３４をフィールドシリコン酸化膜２上からト
ランジスタ形成領域のシリコン層上に一部突出させる。
次にボロン（硼素）をイオン注入したのち、９００−１
０００℃でアニールして不純物濃度が２×１０18／ｃｍ
3のＰ型真性ベース領域２１を形成し、Ｐ型真性ベース
領域２１とＮ+ 型コレクタ埋込層２４との間のＮ型シリ
コン層がＮ型コレクタ領域２６となる。また上記アニー
ルによりＰ型ポリシリコン膜３３の突出部からボロンが
シリコン層に拡散されて自己整合的に不純物濃度が１×
１０20／ｃｍ3 以上のＰ+ 型グラフトベース領域２３が
形成される。次に全面にシリコン酸化膜を堆積させて異
方性のドライエッチングによりエッチバックして、Ｐ型
ポリシリコン膜３３およびシリコン酸化膜３４の側面上
に側壁（サイドウオール）３４’を形成する。次にＮ型
ポリシリコン膜３５を堆積させてた後、熱処理によりＮ
型ポリシリコン膜３５内のリン、砒素等のＮ型不純物を
拡散させて、Ｐ+ 型グラフトベース領域２３から離間し
たＰ型真性ベース領域２１の部分に、側壁３４’により
自己整合的に不純物濃度が１×１０20／ｃｍ3 のＮ+ 型
エミッタ領域２２を形成する。次にＮ型ポリシリコン膜
３５を選択的にエッチングしてエミッタ引き出し層３５
を形状形成する。次に第２の層間絶縁層としてのＰＳＧ
膜３６を堆積した後、上面を平坦化してそこにレジスト
３７を塗布しパターニングして開口Ｌ2 を形成する。以
上までの工程で図２（Ａ）の状態となる。
【００２２】しかる後、図２（Ｂ）に示すように、レジ
スト３７をマスクとして異方性のドライエッチングを行
ない、ＰＳＧ膜３６、Ｎ型ポリシリコン膜３５、Ｎ+ 型
エミッタ領域２２、Ｐ型真性ベース領域２１およびＮ型
コレクタ領域２６を順次貫通してＮ+ 型コレクタ埋込層
２４に達するトレンチ２５を形成する。次に膜厚が５０
−１００ｎｍのシリコン窒化膜を堆積し異方性のドライ
エッチングを行ないトレンチ２５の側壁のみにシリコン
窒化膜４２を残余させる。またトレンチ２５の底面のシ
リコン窒化膜は除去されてＮ+ 型コレクタ埋込層２４の
コンタクト部４１が露出する。
スト３７をマスクとして異方性のドライエッチングを行
ない、ＰＳＧ膜３６、Ｎ型ポリシリコン膜３５、Ｎ+ 型
エミッタ領域２２、Ｐ型真性ベース領域２１およびＮ型
コレクタ領域２６を順次貫通してＮ+ 型コレクタ埋込層
２４に達するトレンチ２５を形成する。次に膜厚が５０
−１００ｎｍのシリコン窒化膜を堆積し異方性のドライ
エッチングを行ないトレンチ２５の側壁のみにシリコン
窒化膜４２を残余させる。またトレンチ２５の底面のシ
リコン窒化膜は除去されてＮ+ 型コレクタ埋込層２４の
コンタクト部４１が露出する。
【００２３】しかる後、図２（Ｃ）に示すように、ＰＳ
Ｇ膜３６およびシリコン酸化膜３４にベース引き出し層
となるＰ型ポリシリコン膜３３に達するスルーホール４
４を形成し、ＰＳＧ膜３６にエミッタ引き出し層となる
Ｎ型ポリシリコン膜３５に達するスルーホール４５を形
成する。次にＣＶＤ法でタングステンを成長させてトレ
ンチ２５およびスルーホール４４，４５を充填した後、
エッチバックによりトレンチ２５内にコレクタ引き出し
導電体２７すなわちコレクタ電極を形成し、スルーホー
ル４４内にベース電極４６を形成し、スルーホール４５
内にエミッタ電極４７を形成し、これらタングステンの
各電極にそれぞれ金属配線層４８を接続する。またこの
タングステンに代わりに高不純物濃度のＮ型のポリシリ
コンを用いてよい。
Ｇ膜３６およびシリコン酸化膜３４にベース引き出し層
となるＰ型ポリシリコン膜３３に達するスルーホール４
４を形成し、ＰＳＧ膜３６にエミッタ引き出し層となる
Ｎ型ポリシリコン膜３５に達するスルーホール４５を形
成する。次にＣＶＤ法でタングステンを成長させてトレ
ンチ２５およびスルーホール４４，４５を充填した後、
エッチバックによりトレンチ２５内にコレクタ引き出し
導電体２７すなわちコレクタ電極を形成し、スルーホー
ル４４内にベース電極４６を形成し、スルーホール４５
内にエミッタ電極４７を形成し、これらタングステンの
各電極にそれぞれ金属配線層４８を接続する。またこの
タングステンに代わりに高不純物濃度のＮ型のポリシリ
コンを用いてよい。
【００２４】図３は図１および図２の実施例の一部を変
更したものであり、図３において図１および図２と同一
もしくは類似の箇所は同じ符号で示してあるから、重複
する説明は省略する。
更したものであり、図３において図１および図２と同一
もしくは類似の箇所は同じ符号で示してあるから、重複
する説明は省略する。
【００２５】出力トランジスタなど大電流を駆動するエ
ミッタ面積の大きなバイポーラトランジスタでは、当然
コレクタ部にも大面積を必要とする。しかしコレクタ引
き出し用のトレンチを大面積にすると、ＣＶＤタングス
テンの膜厚を極端に厚くしなければならずＣＶＤタング
ステンを埋め込むことが困難となる。
ミッタ面積の大きなバイポーラトランジスタでは、当然
コレクタ部にも大面積を必要とする。しかしコレクタ引
き出し用のトレンチを大面積にすると、ＣＶＤタングス
テンの膜厚を極端に厚くしなければならずＣＶＤタング
ステンを埋め込むことが困難となる。
【００２６】したがって図３の構造では一つの大面積の
コレクタ部に対して複数のトレンチ２５’を形成し、複
数のトレンチ２５’内のタングステンから成るコレクタ
引き出し導電体２７を金属配線層４７により共通接続す
る。
コレクタ部に対して複数のトレンチ２５’を形成し、複
数のトレンチ２５’内のタングステンから成るコレクタ
引き出し導電体２７を金属配線層４７により共通接続す
る。
【００２７】
【発明の効果】以上説明した様に本発明は、エミッタ領
域の周辺より離間したエミッタ領域の部分を貫通しかつ
その下の真性ベースおよびコレクタ領域の部分を貫通し
てコレクタ埋込領域に達するトレンチを形成し、ここに
コレクタ埋込領域に接続するコレクタ引き出し導電体を
充填させたから、トランジスタの占有面積が大幅に減少
し高集積度のバイポーラＩＣが得られる。また、エミッ
タ領域の面積も減少するからエミッタ−ベース間の寄生
容量も７２％減少しそれだけ高速動作が可能となる。
域の周辺より離間したエミッタ領域の部分を貫通しかつ
その下の真性ベースおよびコレクタ領域の部分を貫通し
てコレクタ埋込領域に達するトレンチを形成し、ここに
コレクタ埋込領域に接続するコレクタ引き出し導電体を
充填させたから、トランジスタの占有面積が大幅に減少
し高集積度のバイポーラＩＣが得られる。また、エミッ
タ領域の面積も減少するからエミッタ−ベース間の寄生
容量も７２％減少しそれだけ高速動作が可能となる。
【図１】本発明の一実施例のバイポーラトランジスタを
示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）を切断
線Ｂ−Ｂ’で切断し矢印の方向を視た断面図、（Ｃ）は
切断線Ｂ−Ｂ’に沿ったエミッタ領域におけるエミッタ
電流の分布を示す図である。
示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）を切断
線Ｂ−Ｂ’で切断し矢印の方向を視た断面図、（Ｃ）は
切断線Ｂ−Ｂ’に沿ったエミッタ領域におけるエミッタ
電流の分布を示す図である。
【図２】本発明の一実施例のバイポーラトランジスタを
製造工程順に示した断面図である。
製造工程順に示した断面図である。
【図３】本発明の一実施例の一部を変更したバイポーラ
トランジスタを示す断面図である。
トランジスタを示す断面図である。
【図４】従来技術のバイポーラトランジスタを示す図で
あり、（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ａ−
Ａ’で切断し矢印の方向を視た断面図、（Ｃ）は切断線
Ａ−Ａ’に沿ったエミッタ領域におけるエミッタ電流の
分布を示す図である。
あり、（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ａ−
Ａ’で切断し矢印の方向を視た断面図、（Ｃ）は切断線
Ａ−Ａ’に沿ったエミッタ領域におけるエミッタ電流の
分布を示す図である。
１ Ｐ型シリコン基体 ２ フィールド酸化膜 １０，２０ トランジスタ形成領域 １１，２１ Ｐ型真性ベース領域 １２，２２ Ｎ+ 型エミッタ領域 １３，２３ Ｐ+ 型グラフトベース領域 １４，２４ Ｎ+ 型コレクタ埋込層 １５，２５，２５’ トレンチ １６，２６ Ｎ型コレクタ領域 １７，２７ コレクタ引き出し導電体 １８ エミッタ領域１２の周辺部 １９ エミッタ領域１２の中央部 ２８ エミッタ領域２２の外周辺部 ２９ エミッタ領域２２の内周辺部 ３０ エミッタ電流密度分布曲線 ３１，４１ コンタクト部 ３２，４２ 絶縁膜 ３３ ベース引き出し層としてのＰ型ポリシリコン膜 ３４ シリコン酸化膜 ３４’ 側壁（サイドウオール）３４’ ３５ エミッタ引き出し層としてのＮ型ポリシリコ
ン膜 ３６ ＰＳＧ膜 ３７ レジスト ４０ 半導体基板の主面 ４４，４５ スルーホール ４６ ベース電極 ４７ エミッタ電極 ４８ 金属配線層
ン膜 ３６ ＰＳＧ膜 ３７ レジスト ４０ 半導体基板の主面 ４４，４５ スルーホール ４６ ベース電極 ４７ エミッタ電極 ４８ 金属配線層
Claims (13)
- 【請求項１】 主面を有する半導体基板と、前記半導体
基板に形成された第１導電型のコレクタ領域と、前記コ
レクタ領域の底部に接して前記半導体基板の内部に形成
され、前記コレクタ領域より高不純物濃度を有する第１
導電型のコレクタ埋込領域と、前記主面と前記コレクタ
領域間に形成された第２導電型の真性ベース領域と、前
記真性ベース領域の周辺に接して形成され、前記真性ベ
ース領域より高不純物濃度を有する第２導電型のグラフ
トベース領域と、前記主面から前記真性ベース領域内に
形成された第１導電型のエミッタ領域と、前記主面から
前記エミッタ領域の周辺より離間した前記エミッタ領域
の部分を貫通しかつその下の前記真性ベースおよびコレ
クタ領域の部分を貫通して前記コレクタ埋込領域に達す
るトレンチと、前記トレンチの側壁上に形成された絶縁
膜と、前記絶縁膜により前記真性ベース領域および前記
エミッタ領域と電気的に絶縁されて前記トレンチを充填
し、前記コレクタ埋込領域に接続するコレクタ引き出し
導電体とを有することを特徴とするバイポーラトランジ
スタ。 - 【請求項２】 前記グラフトベース領域にベース引き出
し層が接続され、前記エミッタ領域にエミッタ引き出し
層が接続されていることを特徴とする請求項１に記載の
バイポーラトランジスタ。 - 【請求項３】 前記ベース引き出し層と前記エミッタ引
き出し層との間には第１の層間絶縁膜が形成され、前記
エミッタ引き出し層上に第２の層間絶縁膜が形成されて
いることを特徴とする請求項２に記載のバイポーラトラ
ンジスタ。 - 【請求項４】 前記トレンチが前記エミッタ引き出し層
および前記第２の層間絶縁膜を貫通してそのまま前記主
面の上方に突出し、前記絶縁膜により前記エミッタ引き
出し層と電気的に絶縁されて前記コレクタ引き出し導電
体が前記トレンチを充填していることを特徴とする請求
項３に記載のバイポーラトランジスタ。 - 【請求項５】 前記バイポーラトランジスタは前記主面
から前記半導体基板に埋設するフィールド絶縁膜により
囲まれていることを特徴とする請求項１に記載のバイポ
ーラトランジスタ。 - 【請求項６】 前記半導体基板は第２導電型の半導体基
体と前記半導体基体上にエピタキシャル成長された半導
体層とを有して構成され、第１導電型の前記コレクタ領
域は前記半導体層内に位置し、高不純物濃度の第１導電
型の前記コレクタ埋込領域は前記半導体基体と前記半導
体層との間に形成され、前記半導体層の表面が前記半導
体基板の前記主面であることを特徴とする請求項１に記
載のバイポーラトランジスタ。 - 【請求項７】 前記半導体基体は単結晶シリコン基体で
あり、前記半導体層は前記半導体基体上にエピタキシャ
ル成長された単結晶シリコン層であることを特徴とする
請求項６に記載のバイポーラトランジスタ。 - 【請求項８】 前記第１導電型はＮ型であり、前記第２
導電型はＰ型であることを特徴とする請求項１に記載の
バイポーラトランジスタ。 - 【請求項９】 前記エミッタ領域の中央部分を貫通して
前記コレクタ埋込領域に達する前記トレンチを複数形成
し、複数の前記トレンチのそれぞれの内に前記絶縁膜お
よび前記コレクタ引き出し導電体を形成したことを特徴
とする請求項１に記載のバイポーラトランジスタ。 - 【請求項１０】 前記コレクタ引き出し導電体は高融点
金属により構成されていることを特徴とする請求項１に
記載のバイポーラトランジスタ。 - 【請求項１１】 前記高融点金属はタングステンである
ことを特徴とする請求項１０に記載のバイポーラトラン
ジスタ。 - 【請求項１２】 前記コレクタ引き出し導電体は第１導
電型の多結晶シリコンにより構成されていることを特徴
とする請求項１に記載のバイポーラトランジスタ。 - 【請求項１３】 前記半導体基板は第２導電型の半導体
基体と前記半導体基体上にエピタキシャル成長された半
導体層とを有して構成され、第１導電型の前記コレクタ
領域は前記半導体層内に位置し、前記主面より前記半導
体基体に達するフィールド絶縁膜により前記コレクタ領
域および前記グラフトベース領域が囲まれていることを
特徴とする請求項１に記載のバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298293A JP2809025B2 (ja) | 1992-02-28 | 1993-01-29 | バイポーラトランジスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-42702 | 1992-02-28 | ||
| JP4270292 | 1992-02-28 | ||
| JP1298293A JP2809025B2 (ja) | 1992-02-28 | 1993-01-29 | バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343415A JPH05343415A (ja) | 1993-12-24 |
| JP2809025B2 true JP2809025B2 (ja) | 1998-10-08 |
Family
ID=26348691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298293A Expired - Lifetime JP2809025B2 (ja) | 1992-02-28 | 1993-01-29 | バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809025B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878433A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 半導体装置 |
| US6853048B1 (en) * | 2000-08-11 | 2005-02-08 | Agere Systems Inc. | Bipolar transistor having an isolation structure located under the base, emitter and collector and a method of manufacture thereof |
| US6958518B2 (en) | 2001-06-15 | 2005-10-25 | Agere Systems Inc. | Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor |
| KR100818892B1 (ko) * | 2007-03-19 | 2008-04-03 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
| FR3087047B1 (fr) * | 2018-10-08 | 2021-10-22 | St Microelectronics Sa | Transistor bipolaire |
-
1993
- 1993-01-29 JP JP1298293A patent/JP2809025B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343415A (ja) | 1993-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |