KR100818892B1 - 바이폴라 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 의한 바이폴라 트랜지스터는 기판에 형성되는 컬렉터 영역; 상기 컬렉터 영역을 포함한 기판 상에 형성되는 에피텍셜층; 상기 에피텍셜층에 형성되는 베이스 영역; 상기 베이스 영역에 형성되는 이미터 영역; 상기 이미터 영역과 베이스 영역을 관통하여 상기 컬렉터 영역까지 형성된 트랜치의 측벽에 형성된 산화막; 및 상기 트랜치 내부에 형성되는 폴리실리콘층을 포함한다.
본 발명에 의하면, 산화막으로 절연된 폴리실리콘층을 이용하여 이미터 영역과 베이스 영역을 관통하는 컬렉터 영역과 전극의 연결 구조를 구현할 수 있으므로 컬렉터의 사이즈를 크게 감소시킬 수 있다. 또한, 이미터 영역과 베이스 영역을 관통하는 컬렉터 전극 구조를 통하여 다수의 이미터/베이스 전극을 효율적으로 배치할 수 있고, 따라서 반도체층 간의 전류 경로를 최소화할 수 있다.
Description
도 1은 종래 바이폴라 트랜지스터의 구조를 도시한 평면도.
도 2는 종래 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 3은 본 발명의 실시예에 의한 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 4는 본 발명의 실시예에 의한 이미터 영역이 형성된 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 5는 본 발명의 제1실시예에 의한 포토 레지스트가 형성된 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 6은 본 발명의 제1실시예에 의한 트랜치가 형성된 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 7은 본 발명의 제1실시예에 의한 트랜치내 산화막이 형성된 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 8은 본 발명의 실시예에 의한 산화막 식각 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 9는 본 발명의 제2실시예에 의한 포토 레지스트가 형성된 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 10은 본 발명의 제2실시예에 의한 제1트랜치가 형성된 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 11은 본 발명의 제2실시예에 의한 제2트랜치내 산화막이 형성된 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
도 12는 본 발명의 실시예에 의한 층간 절연막 및 포토 레지스트가 형성된 후의 바이폴라 트랜지스터의 구조를 도시한 측단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100: 바이폴라 트랜지스터 101: 기판
102: 매몰층 103: 베이스 영역
104: 이미터 영역 108: 트랜치내 산화막
110: 폴리실리콘 111: 확산 영역
112: 층간 절연막 114a∼114c: 전극
본 발명은 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 바이폴라 접합 트랜지스터(bipolar Junction Transistor)는 모스 전계 효과 트랜지스터(MOS Field Effect Transistor)에 비해 전류 구동 능력이 크고 동작 속도가 빠르기 때문에, 최근에는 각 제품의 특정한 부분을 모스 전계 효 과 트랜지스터 대신에 바이폴라 접합 트랜지스터를 사용하는 예가 증가하고 있다.
아울러서, 상기 바이폴라 접합 트랜지스터는 고속의 데이터 처리 및 고성능을 구현하기 위하여 PNP 바이폴라 접합 트랜지스터 및 NPN 바이폴라 접합 트랜지스터가 실리콘 기판에 같이 집적된 상보형 바이폴라 트랜지스터가 이용되고 있다.
도 1은 종래 바이폴라 트랜지스터의 구조를 도시한 평면도이고, 도 2는 종래 바이폴라 트랜지스터의 구조를 도시한 측단면도(도 1의 II-II선을 기준으로 한 것임)이다.
도 1 및 도 2에 의하면, 기판(11) 내에 형성되는 n+형 매몰층(12)과, 상기 n+형 매몰층(12)을 포함한 기판(11)의 전면에 형성되는 에피택셜층(13)과, 상기 에피택셜층(13)의 표면내에 형성되는 n-형 웰(14)과, 상기 n-형 웰(14)이 형성된 에피택셜층(13)의 표면내에 일정한 간격을 갖고 형성되는 베이스 영역(15) 및 이미터 영역(16)과, 상기 n형 매몰층(12)과 연결되도록 상기 에피택셜층(13)의 표면내에 형성되는 n+형 확산 영역(17)과, 상기 에피택셜층(13)을 포함한 실리콘 기판(11)의 전면에 형성되는 층간 절연막(18)과, 상기 층간 절연막(18)을 관통하여 상기 베이스 영역(15)과 이미터 영역(16) 및 상기 n형 확산영역(17)에 각각 연결되는 베이스 전극(19), 이미터 전극(20), 컬렉터 전극(21)을 포함하여 구성된다.
여기서, 상기 n+형 매몰층(12)은 컬렉터 영역으로 사용된다.
그러나 상기와 같은 종래 기술에 의한 NPN 바이폴라 트랜지스터는 다음과 같은 문제점이 있었다.
즉, 컬렉터를 형성함에 있어 통상 n+형 매몰층(12)과 기판(11) 표면을 싱 크(sink)라고 하는 고농도의 n+형 확산 영역(17)으로 연결하는데, 이 싱크는 기판(11) 상부로부터 에피택셜층(13) 하부의 n+형 매몰층(12)을 연결하기 위하여 n형의 고농도 이온주입과 많은 열처리를 필요로 한다.
이러한 경우 하부깊이 만큼 사이드(side)로도 정션(junction)이 많이 확장되며, 베이스 정션(base junction)과도 내압 문제가 발생되므로 n+형 확산 영역(17)과 n-형 웰(14) 사이에는 일정거리가 확보되어야 한다. 이러한 문제들로 인하여 싱크를 정션으로 사용할 경우 트랜지스터의 사이즈는 증가하게 된다.
본 발명은 반도체층 사이의 격리구조를 개선하여 컬렉터의 사이즈가 감소되고, 반도체층 간의 전류가 최단 경로로 흐를 수 있으며, 컬렉터 저항을 최소화할 수 있는 바이폴라 트랜지스터 및 그 제조 방법을 제공한다.
본 발명에 의한 바이폴라 트랜지스터는 기판에 형성되는 컬렉터 영역; 상기 컬렉터 영역을 포함한 기판 상에 형성되는 에피텍셜층; 상기 에피텍셜층에 형성되는 베이스 영역; 상기 베이스 영역에 형성되는 이미터 영역; 상기 이미터 영역과 베이스 영역을 관통하여 상기 컬렉터 영역까지 형성된 트랜치의 측벽에 형성된 산화막; 및 상기 트랜치 내부에 형성되는 폴리실리콘층을 포함한다.
본 발명에 의한 바이폴라 트랜지스터의 제조 방법은 기판에 컬렉터 영역이 형성되는 단계; 상기 컬렉터 영역을 포함한 기판 상에 에피텍셜층이 형성되는 단계; 상기 에피텍셜층에 베이스 영역이 형성되고, 상기 베이스 영역에 이미터 영역 이 형성되는 단계; 상기 이미터 영역과 베이스 영역을 관통하여 상기 컬렉터 영역까지 트랜치가 형성되고, 상기 트랜치의 측벽에 산화막이 형성되는 단계; 및 상기 트랜치 내부에 폴리실리콘층이 형성되고, 상기 폴리실리콘층과 접하는 컬렉터 영역 일부에 확산 영역이 형성되는 단계를 포함한다.
이하에서 첨부된 도면을 참조하여 본 발명의 실시예에 따른 바이폴라 트랜지스터 및 그 제조 방법에 대하여 상세히 설명한다.
도 3은 본 발명의 실시예에 의한 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도인데, 본 발명의 실시예에 의한 바이폴라 트랜지스터(100)는 NPN형 트랜지스터인 것으로 한다.
도 3에 의하면, 본 발명의 실시예에 의한 바이폴라 트랜지스터(100)는 기판(101)의 표면내에 형성되는 컬렉터 영역(102), 상기 컬렉터 영역(102)을 포함한 기판(101) 상에 형성되는 에피텍셜층(115), 상기 에피텍셜층(115) 표면내에 형성되는 베이스 영역(103), 상기 베이스 영역(103) 표면내에 형성되는 이미터 영역(104), 상기 이미터 영역(104), 베이스 영역(103), 에피텍셜층(115)을 관통하여 상기 컬렉터 영역(102) 내부까지 트랜치가 형성되고, 트랜치의 측벽에 형성된 산화막(108), 상기 산화막(108)에 접하도록 하여 트랜치 내부에 형성된 폴리실리콘층(110), 폴리실리콘층(110)과 접하는 컬렉터 영역(102) 일부에 형성되는 확산 영역(111), 상기 베이스 영역(103), 이미터 영역(104), 폴리실리콘층(110)의 일부를 노출시키는 컨택홀이 형성되고 에피텍셜층(115) 전면에 형성되는 층간 절연막(112), 상기 컨택홀을 통하여 상기 베이스 영역(103), 이미터 영역(104) 및 폴리 실리콘층(110)과 각각 통전되는 베이스 전극(114a), 이미터 전극(114b), 컬렉터 전극(114c)을 포함하여 이루어진다.
이하, 도 4 내지 도 12를 참조하여, 본 발명의 실시예에 의한 바이폴라 트랜지스터(100)의 제조 방법과 함께 바이폴라 트랜지스터(100)의 구조를 보다 상세히 설명한다.
도 4는 본 발명의 실시예에 의한 이미터 영역(104)이 형성된 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
도 4에 도시한 바와 같이, 기판(101; 가령, 실리콘 기판이 사용될 수 있음)에 선택적으로 n형 불순물 이온을 주입하여 기판(101) 표면내에 일정한 폭을 갖는 n+형 매몰층(NBL; N+ Buried Layer), 즉 컬렉터 영역(102)을 형성한다.
이어서, 상기 컬렉터 영역(102)이 형성된 기판(101)을 에피택셜 성장시키어 기판(101)상에 에피택셜층(115)을 형성한다.
상기 에피택셜층(115)이 형성되면, 선택적으로 p형 불순물 이온을 주입하여 p+형의 베이스 영역(103)을 형성하고, 베이스 영역(103) 내부에 선택적으로 n형 불순물 이온을 주입하여 n+형의 이미터 영역(104)을 형성한다.
이후, 상기 이미터 영역(104), 베이스 영역(103), 에피택셜층(115)을 관통하여 컬렉터 영역(102) 내부까지 트랜치가 형성되고, 상기 트랜치의 측벽에 산화막(108)이 형성되는데, 트랜치 및 산화막(108) 형성 과정은 다양한 공정을 통하여 형성가능하다.
우선, 도 5 내지 도 8을 참조하여 본 발명의 제1실시예에 의한 트랜치 및 산 화막(108) 형성 과정에 대하여 설명한다.
도 5는 본 발명의 제1실시예에 의한 포토 레지스트(107)가 형성된 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
도 5를 참조하면, 상기 에피택셜층(115) 전면에 산화막(105)과 질화막(106)을 차례로 형성하고, 질화막(106) 위에 포토 레지스트(107)를 도포한다.
이어서, 노광 및 현상 공정으로 상기 포토 레지스트(107)를 선택적으로 패터닝하여 트랜치 영역을 정의한다.
도 6은 본 발명의 제1실시예에 의한 트랜치(A)가 형성된 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
도 6을 참조하면, 상기 패터닝된 포토 레지스트(107)를 마스크로 이용하여 상기 질화막(106) 및 산화막(105)을 선택적으로 제거하고, 계속해서 이미터 영역(104), 베이스 영역(103)을 포함한 에피택셜층(115)과 컬렉터 영역(102)을 선택적으로 제거하여 컬렉터 영역(102)의 표면 일부가 노출되도록 함으로써 트랜치(A)를 형성한다.
이와 같이 하여, 상기 질화막(106), 산화막(105), 이미터 영역(104), 베이스 영역(103)을 관통하는 트랜치(A)가 형성되면, 포토 레지스트(107)를 제거한다.
도 7은 본 발명의 제1실시예에 의한 트랜치(A)내 산화막(108)이 형성된 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
도 7을 참조하면, 예를 들어 고온에서 산소 반응을 유도하는 열산화 공정을 통하여 트랜치(A) 내부에 산화막(108)을 형성하고, 이어 질화막(106)을 제거한다.
상기 산화막(108)은 이미터 영역(104), 베이스 영역(103)을 포함한 에피택셜층(115)과 폴리실리콘층(110)을 전기적으로 격리시키기 위하여 형성되며, 상기 질화막(106)은 상기 트랜치(A) 내부에 산화막(108)을 형성하는 과정에서 상기 에티택셜층(115) 상의 산화막(105) 두께가 증가되는 것을 방지한다.
즉, 상기 폴리실리콘층(110)이 컬렉터 영역(102)과 접촉될 수 있도록 상기 트랜치(A) 내부의 산화막(108) 중 저면의 산화막(108)은 제거되어야 하는데, 이때 에피택셜층(115) 상의 산화막(105)도 동일한 깊이(속도)로 함께 제거됨으로써 하부층을 보호하게 된다.
도 8은 본 발명의 실시예에 의한 산화막(108) 식각 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
도 8을 참조하면, 질화막(106)이 제거된 후 산화막(105, 108)의 일부를 제거시키는데, 가령 이방성 식각 공정을 처리함으로써 에피택셜층(115) 상의 산화막(105)과 트랜치(A) 저면의 산화막(108)은 제거되고, 트랜치(A) 측벽의 산화막(108)은 남도록 한다.
다음으로, 도 9 내지 도 11을 참조하여 본 발명의 제2실시예에 의한 트랜치(A) 및 산화막(108) 형성 과정에 대하여 설명한다.
도 9는 본 발명의 제2실시예에 의한 포토 레지스트(107)가 형성된 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
도 9를 참조하면, 상기 에피택셜층(115) 전면에 제1산화막(105), 질화막(106), 제2산화막(109)을 차례로 형성하고, 제2산화막(109) 위에 포토 레지스 트(107)를 도포한다.
이어서, 노광 및 현상 공정으로 상기 포토 레지스트(107)를 선택적으로 패터닝하여 트랜치 영역을 정의한다.
도 10은 본 발명의 제2실시예에 의한 제1트랜치(B)가 형성된 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
도 10을 참조하면, 상기 패터닝된 포토 레지스트(107)를 마스크로 이용하여 상기 제1산화막(105), 질화막(106) 및 제2산화막(109)을 선택적으로 제거함으로써 제1트랜치(B)를 형성하고 포토 레지스트(107)를 제거한다.
도 11은 본 발명의 제2실시예에 의한 제2트랜치(A)내 산화막이 형성된 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
이후, 상기 제1산화막(105), 질화막(106), 제2산화막(109)을 마스크층으로 하여 식각처리함으로써 이미터 영역(104), 베이스 영역(103)을 포함한 에피택셜층(115)과 컬렉터 영역(102)을 선택적으로 제거한다.
따라서, 상기 컬렉터 영역(102)의 표면 일부가 노출된 제2트랜치(A)가 형성된다.
참고로, 상기 제1트랜치(B)가 형성된 제1산화막(105), 질화막(106), 제2산화막(109)은 ONO("O(Oxide)", "N(Nitride)", "O(Oxide)"는 각각 제1산화막(105), 질화막(106), 제2산화막(109)을 의미함) 마스크층으로도 지칭되며, 이러한 ONO 마스크를 이용하면 다양한 식각 공정을 처리할 수 있다.
다음으로, 상기 제2트랜치(A) 내부에 산화막(108)을 형성하고, 제2산화 막(109)과 질화막(106)을 제거하여 제1산화막(105)을 남긴다.
상기 제1산화막(105)는 제1실시예에서의 산화막(105)에 해당되는 것으로서, 그 구성 및 기능이 동일하므로 상세한 설명은 생략한다.
이어서, 제1산화막(105)과 제2트랜치(A) 내부의 산화막(108)의 일부를 제거시키는데, 가령 이방성 식각 공정을 처리함으로써 제1산화막(105)과 제2트랜치(A) 저면의 산화막(108)은 제거되고, 제2트랜치(A) 측벽의 산화막(108)은 남도록 한다. 따라서, 도 8에 도시된 바이폴라 트랜지스터(100)의 형태가 완성된다.
도 12는 본 발명의 실시예에 의한 층간 절연막(112) 및 포토 레지스트(113)가 형성된 후의 바이폴라 트랜지스터(100)의 구조를 도시한 측단면도이다.
도 12를 참조하면, 전술한 제1실시예 또는 제2실시예와 같은 과정을 통하여 측벽에 산화막(108)이 형성된 트랜치(A)가 완성되면, 트랜치(A) 내부에 폴리실리콘을 주입하여 폴리실리콘층(110)을 형성한다.
상기 폴리실리콘은 고농도 n형 불순물 이온으로 도핑된 상태이며, 상기 트랜치(A) 내부에 폴리실리콘층(110)이 형성되는 과정에서 폴리실리콘의 n형 불순물 이온이 컬렉터 영역(102) 일부에 침투됨으로써 확산 영역(Sink)(111)이 함께 형성될 수 있다.
이때, 상기 트랜치(A) 내부 영역 뿐만 아니라 이미터 영역(104), 베이스 영역(103)을 포함한 에피택셜층(115)의 상면 일부에 폴리실리콘이 도포될 수 있으며, 이러한 경우 이방성 식각 또는 화학 기계 연마(CMP; Chemical Mechanical Polishing) 등의 공정을 통하여 에피택셜층(115) 표면의 폴리실리콘을 제거하는 공 정이 더 진행될 수 있다.
다음으로, 상기 에피택셜층(115)을 세정하여 공정 중에 발생하는 이물질을 제거하고, 베이스 영역(103), 이미터 영역(104), 에피택셜층(115), 폴리실리콘층(110)의 표면에 층간 절연막(112)을 형성한다.
상기 층간 절연막(112)이 형성되면, 그 위로 포토 레지스트(113)를 도포하고, 노광 및 현상 공정으로 포토 레지스트(113)를 선택적으로 패터닝하여 전극 영역을 정의한다.
상기 포토 레지스트(113)를 마스크층으로 이용하여 상기 베이스 영역(103), 이미터 영역(104) 그리고 폴리실리콘층(110)이 노출되도록 상기 층간 절연막(112)을 선택적으로 제거하여 컨택홀을 형성한다.
다음으로, 포토 레지스트(113)를 제거하고, 층간 절연막(112) 위에 금속막(114)을 증착한 후 포토 및 식각 공정을 통해 상기 금속막(114)을 선택적으로 제거한다.
따라서, 도 3에 도시된 것처럼, 상기 금속막(114)은 컨택홀을 통하여 베이스 영역(103), 이미터 영역(104) 그리고 폴리실리콘층(110)과 전기적으로 연결되는 베이스 전극(114a), 이미터 전극(114b), 컬렉터 전극(114c)으로 형성될 수 있다.
본 발명의 실시예에 의하면, 컬렉터 영역(102)과 연결되는 폴리실리콘층(110)이 베이스 영역(103), 이미터 영역(104)을 관통하는 형태를 가지므로, 베이스 전극(114a), 이미터 전극(114b)은 해당 영역에서 폴리실리콘층(110) 주위에 다수개로 형성될 수 있으며, 도 3에서 점선 화살표로 도시된 것처럼, 이미터 영 역(104)으로부터 컬렉터 영역(102), 폴리실리콘층(110)을 경유하여 컬렉터 전극(114c)으로 흐르는 전류의 경로를 최소화할 수 있게 된다.
이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, 산화막으로 절연된 폴리실리콘층을 이용하여 이미터 영역과 베이스 영역을 관통하는 컬렉터 영역과 전극의 연결 구조를 구현할 수 있으므로 컬렉터의 사이즈를 크게 감소시킬 수 있다.
둘째, 이미터 영역과 베이스 영역을 관통하는 컬렉터 전극 구조를 통하여 다수의 이미터/베이스 전극을 효율적으로 배치할 수 있고, 따라서 반도체층 간의 전류 경로를 최소화할 수 있는 효과가 있다.
셋째, 컬렉터 저항을 최소화하여 트랜지스터의 성능을 향상시킬 수 있는 효과가 있다.
Claims (11)
- 기판에 형성되는 컬렉터 영역;상기 컬렉터 영역을 포함한 기판 상에 형성되는 에피텍셜층;상기 에피텍셜층에 형성되는 베이스 영역;상기 베이스 영역에 형성되는 이미터 영역;상기 이미터 영역과 베이스 영역을 관통하여 상기 컬렉터 영역까지 형성된 트랜치의 측벽에 형성된 산화막; 및상기 트랜치 내부에 형성되는 폴리실리콘층을 포함하는 바이폴라 트랜지스터.
- 제1항에 있어서,상기 트랜치와 접하는 컬렉터 영역 일부에 형성되는 확산 영역을 포함하는 바이폴라 트랜지스터.
- 제1항에 있어서,상기 에피텍셜층 전면에 형성되는 층간 절연막;상기 베이스 영역, 이미터 영역 및 폴리실리콘층이 노출되도록 상기 층간절연막이 선택적으로 제거되어 형성되는 컨택홀; 및상기 컨택홀을 통하여 상기 베이스 영역, 이미터 영역 및 폴리실리콘층과 각 각 통전되는 다수의 전극을 포함하는 바이폴라 트랜지스터.
- 제3항에 있어서,상기 컨택홀 및 전극은 상기 베이스 영역, 이미터 영역 중 하나 이상의 영역에 다수개로 형성되는 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 폴리실리콘층, 확산 영역 중 하나 이상은n형 도핑된 것을 특징으로 하는 바이폴라 트랜지스터.
- 기판에 컬렉터 영역이 형성되는 단계;상기 컬렉터 영역을 포함한 기판 상에 에피텍셜층이 형성되는 단계;상기 에피텍셜층에 베이스 영역이 형성되고, 상기 베이스 영역에 이미터 영역이 형성되는 단계;상기 이미터 영역과 베이스 영역을 관통하여 상기 컬렉터 영역까지 트랜치가 형성되고, 상기 트랜치의 측벽에 산화막이 형성되는 단계; 및상기 트랜치 내부에 폴리실리콘층이 형성되고, 상기 폴리실리콘층과 접하는 컬렉터 영역 일부에 확산 영역이 형성되는 단계를 포함하는 바이폴라 트랜지스터 제조 방법.
- 제6항에 있어서, 상기 산화막이 형성되는 단계는상기 에피텍셜층 위에 산화막, 질화막, 포토 레지스트가 차례로 형성되고, 상기 포토 레지스트가 패터닝되는 단계;상기 질화막, 산화막, 이미터 영역, 베이스 영역을 관통하여 상기 트랜치가 형성되고, 상기 포토 레지스트가 제거되는 단계;상기 트랜치 내부에 산화막이 형성되고, 상기 질화막이 제거되는 단계; 및상기 에피텍셜층 위의 산화막 및 상기 트랜치 저면의 산화막이 제거되는 단계를 포함하는 바이폴라 트랜지스터 제조 방법.
- 제6항에 있어서, 상기 산화막이 형성되는 단계는상기 에피텍셜층 위에 제1산화막, 질화막, 제2산화막, 포토 레지스트가 차례로 형성되고, 포토 레지스트가 패터닝되는 단계;상기 제1산화막, 질화막, 제2산화막의 일부가 제거되어 제1트랜치가 형성되고, 상기 포토 레지스트가 제거되는 단계;상기 제1산화막, 질화막, 제2산화막을 마스크층으로 하여 상기 이미터 영역과 베이스 영역을 관통하여 상기 컬렉터 영역 내부까지 제2트랜치가 형성되는 단계;상기 제2트랜치 내부에 산화막이 형성되고, 상기 제2산화막과 질화막이 제거되는 단계; 및상기 에피텍셜층 위의 제1산화막 및 상기 트랜치 저면의 산화막이 제거되는 단계를 포함하는 바이폴라 트랜지스터 제조 방법.
- 제6항에 있어서, 상기 확산 영역이 형성되는 단계는상기 트랜치 내부에 도핑된 폴리실리콘층이 형성되면서, 상기 폴리실리콘층의 도핑 물질이 상기 컬렉터 영역 일부에 확산됨으로써 상기 확산 영역이 형성되는 단계를 포함하는 바이폴라 트랜지스터 제조 방법.
- 제6항에 있어서,상기 에피텍셜층 전면에 층간 절연막이 형성되는 단계;상기 베이스 영역, 이미터 영역 및 폴리실리콘층이 노출되도록 상기 층간절연막이 선택적으로 제거되어 컨택홀이 형성되는 단계; 및상기 컨택홀을 통하여 상기 베이스 영역, 이미터 영역 및 폴리실리콘층과 각각 통전되는 다수의 전극이 형성되는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.
- 제6항에 있어서, 상기 확산 영역이 형성되는 단계는상기 트랜치 내부에 폴리실리콘층이 형성됨이 있어서, 상기 에피텍셜층 위에 형성된 폴리실리콘층이 제거되는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.
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