CN101271921A - 双极晶体管及其制造方法 - Google Patents

双极晶体管及其制造方法 Download PDF

Info

Publication number
CN101271921A
CN101271921A CNA2008100875050A CN200810087505A CN101271921A CN 101271921 A CN101271921 A CN 101271921A CN A2008100875050 A CNA2008100875050 A CN A2008100875050A CN 200810087505 A CN200810087505 A CN 200810087505A CN 101271921 A CN101271921 A CN 101271921A
Authority
CN
China
Prior art keywords
forms
coating
oxide skin
epitaxial loayer
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100875050A
Other languages
English (en)
Inventor
金南柱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN101271921A publication Critical patent/CN101271921A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/732Vertical transistors
    • H01L29/7322Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708Emitter or collector electrodes for bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66272Silicon vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821Collector regions of bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

一种双极晶体管及其制造方法。所述双极晶体管可包括在衬底中形成的集电极区、在包括所述集电极区的所述衬底上形成的外延层、在所述外延层中形成的基极区、在所述基极区中形成的发射极区、在延伸通过所述发射极区、基极区、外延层并且延伸到所述集电极区中的沟槽的侧壁上形成的氧化物层、和在所述沟槽内形成的多晶硅层。

Description

双极晶体管及其制造方法
技术领域
本发明涉及双极晶体管及其制造方法。
背景技术
双极结型晶体管可显示出比那些MOS场效应晶体管更高的电流驱动性能和更快的操作速度。为了获得高速数据处理,这样的双极结型晶体管可包括互补双极晶体管,其中在硅衬底上集成PNT双极结型晶体管和NPN双极结型晶体管。
如在例图1和图2中所举例说明的,NPN双极晶体管可包括在硅衬底11中形成的N+型埋层12。可在包括N+型埋层的12的硅衬底11的整个表面上和/或上方形成外延层13,并且可在外延层13的的表面中形成N-型阱14。可在包括N-型阱14的外延层13的表面中形成以预定距离间隔的基极区15和发射极区16。N+型扩散区17可在外延层13中形成并与N+型埋层12相连接。可在包括外延层13的硅衬底11的整个表面上和/或上方形成层间介电层18。基极19、发射极20和集电极21可延伸通过层间介电层18以分别连接于基极区15、发射极区16和N+型扩散区17。N+型埋层12可用作集电极区。
然而,这样的NPN双极晶体管可显示出问题。特别地,当形成集电极时,N+型埋层12和硅衬底11的表面连接于被称为接收器(sink)的高密度N+型扩散区17。该接收器经受几个热处理和N-型高密度离子注入以从硅衬底11的上部连接在外延层13下的N+型埋层12。在这种情况下,该结可横向延伸对应于其下部的深度。而且,接收器可导致基极结的内部压力,因此,必须在N+型扩散区17和N-型阱14之间保持预定的距离。因此,当使用接收器作为结时,由于这样的问题增加了晶体管的尺寸。
发明内容
本发明的实施方案涉及双极晶体管及其制造方法,其可改进半导体层之间的隔离结构,由此减小集电极的尺寸。这样的结构还可使得电流流过半导体层之间的最短的途径,并最小化了集电极的电阻。
本发明的实施方案涉及可包括下列至少之一的双极晶体管:在衬底中形成的集电极区;在包括集电极区的衬底上形成的外延层;在外延层中形成的基极区;在基极区中形成的发射极区;在延伸通过发射极区、基极区、外延层并延伸到集电极区中的沟槽的侧壁上形成的氧化物层;和在沟槽中形成的多晶硅层。
本发明的实施方案涉及可包括下列步骤至少之一的制造双极晶体管的方法:在衬底中形成集电极区;在包括集电极区的衬底上形成外延层;在外延层中形成基极区;在基极区中形成发射极区;形成延伸通过发射极区、基极区、外延层并延伸到集电极区中的沟槽;在沟槽的侧壁上形成氧化物层;和在沟槽中形成多晶硅层
本发明的实施方案涉及可包括下列至少之一的双极晶体管:在衬底中形成的包含N+型杂质离子的第一区域;在包括第一区域的衬底上形成的外延层;在外延层中形成的包含P+型杂质离子的第二区域;在第二区域中形成的包含N+型杂质离子的第三区域;在延伸通过第三区域、第二区域、外延层并延伸到第一区域中的沟槽的侧壁上形成的氧化物层;在延伸通过第三区域、第二区域、外延层并延伸到第一区域中的沟槽中形成的多晶硅层;在第一区域中在氧化物层和多晶硅层下形成的包含N型杂质离子的第四区域;形成为分别与第二区域、第三区域和多晶硅层电连通的多个电极。
附图说明
图1和2举例说明了双极晶体管。
图3至12举例说明了根据本发明实施方案的双极晶体管。
具体实施方式
根据实施方案,图3的实例说明可形成为NPN-型晶体管的双极晶体管100。双极晶体管100可包括在衬底101中形成的集电极区102。在包括集电极区102的衬底101上和/或上方可形成外延层115。可在外延层115中形成基极区103,同时可在基极区103中形成发射极区104。可在延伸通过发射极区104、基极区103和外延层115至集电极区102的内部的沟槽的两个侧壁上形成氧化物层108。可在沟槽内形成多晶硅层110以接触氧化物层108。可在集电极区102的下部形成扩散区111以接触多晶硅层110和氧化物层108。层间介电层112可在外延层115的整个表面上和/或上方形成,并具有暴露基极区103、发射极区104和多晶硅区110的一部分的接触孔。通过该接触孔,基极电极114a、发射极电极114b和集电极电极114c可分别与基极区103、发射极区104和多晶硅层110电连通。
图4至12举例说明了根据本发明实施方案制造双极晶体管100的方法。
如图4实例中所示,可将N型杂质离子选择性地注入衬底101,由此形成N+埋层(NBL),即在衬底101中具有预定宽度的集电极区102。衬底101可由硅形成。然后可利用外延工艺使包括集电极区102的衬底101生长从而在衬底101上和/或上方形成外延层115。一旦外延层115形成,可选择性地注入P型杂质离子以由此形成P+型基极区103,可选择性地将N型杂质离子注入基极区103以由此形成N+型发射极区104。
然后可形成延伸通过发射极区104、基极区103和外延区115至集电极区102的内部的沟槽。然后可在沟槽的两个侧壁上形成氧化物层108。可通过各种工艺形成沟槽和氧化物层108。
图5至8举例说明了根据实施方案形成沟槽和氧化物层108的工艺。
如在图5实例中所说明,可在外延层115的整个表面上和/或上方顺序地形成氧化物层105和氮化物层106。然后可在氮化物层106上和/或上方涂敷光刻胶107。然后通过曝光和显影工艺可选择性地图案化光刻胶107,由此限定沟槽区域。
如在图6实例中所说明,可通过采用图案化的光刻胶107作为掩模选择性地除去氮化物层106和氧化物层105。随后,选择性地除去集电极区102以及包括发射极区104和基极区103的外延层115,以暴露集电极区102的表面的一部分,由此形成延伸通过氮化物层106、氧化物层105、发射极区104和基极区103的沟槽A。在沟槽A形成后,除去光刻胶107。
如在图7实例中所说明,然后可以通过在高温下诱导氧气反应(oxygen reaction)的热氧化工艺在沟槽A中形成氧化物层108。然后可在形成氧化物层108之后除去氮化物层106。在沟槽A中的氧化物层108的形成过程中,氮化物层106防止在外延层115上和/或上方的氧化物层105的变厚。
氧化物层108可用于将包括发射极区104和基极区103的外延层115与将后续形成的多晶硅层110隔离。实质上,为了允许多晶硅层110和集电极区102之间的接触,可除去位于沟槽A的底表面处的氧化物层108的一部分。可以相同的速度和相同的深度除去在外延层115上和/或上方形成的氧化物层105。因此,通过上述工艺可保护双极晶体管100的下层。
如在图8实例中所说明,除去氮化物层106后,可除去氧化物层105、108的一部分。例如,可实施各向异性蚀刻工艺从而除去在外延层115上和/或上方的氧化物层105和在沟槽A的底表面处提供的氧化物层108,留下在沟槽A的侧壁上的氧化物层108。
如在图9实例中所说明,根据另一个实施方案,可在外延层115的整个表面上和/或上方顺序形成包括第一氧化物层105、氮化物层106和第二氧化物层109的ONO掩模层。然后可在第二氧化物层109上和/或上方涂敷光刻胶107。此后,可通过曝光和显影工艺选择性地图案化光刻胶107,由此限定沟槽区域。
如在图10实例中所说明,然后可采用图案化的光刻胶107作为掩模选择性地除去第一氧化物层105、氮化物层106和第二氧化物层109,由此形成第一沟槽B。然后可在第一沟槽B形成之后除去光刻胶。
如在图11实例中所说明,然后可采用第一氧化物层105、氮化物层106和第二氧化物层109作为掩模层,选择性地除去包括发射极区104和基极区103的外延层115以及集电极区102,以形成暴露集电极区102的表面的一部分的第二沟槽A。因此,包括第一氧化物层105、氮化物层106和第二氧化物层109的ONO掩模层允许使用ONO掩模实施各种蚀刻工艺。
然后可在第二沟槽A中形成氧化物层108,并可除去第二氧化物层109和氮化物层106的一部分,从而保留第一氧化物层105。第一氧化物层105对应于根据第一实施方案的氧化物层105。因此,由于第一氧化物层105具有和第一实施方案第一氧化物层相同的结构和功能,为了避免冗余将省略其细节。
此后,可除去第一氧化物层105和在第二沟槽A中的氧化物层108的一部分。例如,可实施各向异性蚀刻工艺从而除去第一氧化物层105和在第二沟槽A的底表面上提供的氧化物层108,仅仅留下提供在第二沟槽A的侧壁上的氧化物层108。因此,完成在图8实例中举例说明的双极晶体管100的结构。
如在图12实例中所说明,在其侧壁上提供有氧化物层108的沟槽A形成之后,可将多晶硅注入沟槽A,由此形成多晶硅层110。当用高密度N型杂质离子掺杂多晶硅时,在沟槽A中形成多晶硅110时N型杂质离子可渗透进入集电极区102的一部分,从而可以与多晶硅层110同时形成扩散区(收集器)111。可在包括发射极区104和基极区103的外延层115的上表面的一部分上以及沟槽A的内部涂敷多晶硅。在这种情况下,通过各向异性蚀刻工艺或化学机械抛光(CMP)工艺,可另外实施除去在外延层115上表面上的多晶硅的工艺。然后清洗外延层115以除去在所述工艺中产生的杂质,可在基极区103、发射极区104、外延层115和多晶硅层110的表面上和/或上方形成层间介电层112。
层间介电层112形成之后,可在层间介电层112上涂敷光刻胶113,并且然后通过曝光和显影工艺进行选择性图案化,由此限定电极区。可使用光刻胶113作为掩模层选择性地除去层间介电层112以形成暴露基极区103、发射极区104和多晶硅层110的多个接触孔。然后可除去光刻胶113。然后可在层间介电层112上和/或上方形成金属层114。然后可通过光刻工艺选择性地除去金属层114。
如在图3实例中所说明,金属层114可形成作为基极电极114a、发射极电极114b和集电极电极114c,它们通过接触孔分别与基极区103、发射极区104和多晶硅层110电连通。
由于连接集电极区102的多晶硅层110贯穿基极区103和发射极区104,因此可在多晶硅层110的周围形成多个基极电极114a和发射极电极114b。因此,如通过在图3实例中的阴影线所说明的,能够最小化从发射极区104经过集电极区102和多晶硅层110至集电极电极114c的流入/流出电流的路径,并且可有效地布置多个发射极电极和基极电极。
而且,由于电极结构和贯穿发射极区和基极区形成的集电极区,因此可减小集电极的尺寸,并且通过最小化集电极的电阻可改善晶体管的性能。
在该说明书中对“一个实施方案”、“实施方案”、“示例性实施方案”等的任何引用,表示与实施方案相关的具体的特征、结构或性能包含于本发明的至少一个实施方案中。在说明书不同地方出现的这些术语不必都涉及相同的实施方案。另外,与任何实施方案相关地记载具体特征、结构或性能的时候,认为将这种特征、结构或性能与其他的实施方案的相关联在本领域技术人员的范围之内。
尽管本发明中已经参考许多说明性的实施方案描述了实施方案,但是很清楚,本领域技术人员可以知道很多的其它改变和实施方案,这些也在本公开的原理的精神和范围内。更尤其是,在本公开、附图和所附的权利要求的范围内,对象组合排列的构件和/或布置中可能有不同的变化和改变。除构件和/或布置的变化和改变之外,替代的用途对于本领域技术人员也是显而易见的。

Claims (20)

1.一种双极晶体管,包括:
在衬底中形成的集电极区;
在包括所述集电极区的所述衬底上形成的外延层;
在所述外延层中形成的基极区;
在所述基极区中形成的发射极区;
在延伸通过所述发射极区、所述基极区、所述外延层并延伸到所述集电极区中的沟槽的侧壁上形成的氧化物层;和
在所述沟槽中形成的多晶硅层。
2.根据权利要求1所述的双极晶体管,还包括在所述集电极区的下部中形成的并接触所述沟槽的扩散区。
3.根据权利要求1所述的双极晶体管,还包括:
在所述外延层上形成的层间介电层,所述层间介电层具有暴露所述基极区、所述发射极区和所述多晶硅层的多个接触孔;和
在所述多个接触孔的每一个孔中形成的分别与所述基极区、所述发射极区和所述多晶硅层电连通的电极。
4.根据权利要求3所述的双极晶体管,其中在所述基极区和所述发射极区的至少之一上形成所述多个接触孔和对应电极。
5.根据权利要求1所述的双极晶体管,其中多晶硅层和扩散区的至少之一掺杂有N型杂质。
6.根据权利要求1所述的双极晶体管,其中所述集电极区包括N+型埋层,所述基极区包括P+型基极区,所述发射极区包括N+型发射极区。
7.一种制造双极晶体管的方法,所述方法包括:
在衬底中形成集电极区;
在包括所述集电极区的所述衬底上形成外延层;
在所述外延区中形成基极区;
在所述基极区中形成发射极区;
形成延伸通过所述发射极区、所述基极区、所述外延层并延伸到所述集电极区中的沟槽;
在所述沟槽的侧壁上形成氧化物层;和然后
在所述沟槽中形成多晶硅层。
8.根据权利要求7所述的方法,其中形成所述多晶硅层包括在所述集电极区中形成与所述多晶硅层接触的扩散区。
9.根据权利要求7所述的方法,其中形成所述氧化物层包括:
在所述外延层上顺序形成第二氧化物层和氮化物层;
形成所述沟槽;
在所述沟槽的侧壁上形成所述氧化物层;
除去所述氮化物层;和然后
除去所述第二氧化物层和除去设置在所述沟槽底表面上的所述第一氧化物层部分。
10.根据权利要求9所述的方法,其中顺序形成所述氧化物层和所述氮化物层还包括:
在所述氮化物层上涂敷光刻胶;
通过选择性图案化所述光刻胶来曝光所述氮化物层;和然后
使用所述图案化的光刻胶作为掩模选择性地除去所述氮化物层和所述第二氧化物层的一部分;
通过选择性除去所述集电极区、所述外延层、所述发射极区和所述基极区的一部分来形成暴露所述集电极区表面的一部分的所述沟槽;和然后除去所述光刻胶。
11.根据权利要求7所述的方法,其中形成所述氧化物层包括:
在所述外延层上顺序形成第二氧化物层、氮化物层和第三氧化物层;
通过除去所述第二氧化物层、所述氮化物层和所述第三氧化物层的一部分来形成暴露所述发射极区的第二沟槽;
通过实施采用所述第三氧化物层作为蚀刻掩模的蚀刻工艺来形成所述沟槽;
在所述沟槽的侧壁上形成所述氧化物层;
除去所述第三氧化物层和所述氮化物层;和然后
除去所述第二氧化物层和除去设置在所述沟槽的底表面上的所述氧化物层部分。
12.根据权利要求11所述的方法,其中顺序形成所述第二氧化物层、所述氮化物层和所述第三氧化物层的步骤包括:
在所述第三氧化物层上涂敷光刻胶;
图案化所述光刻胶;
通过选择性除去所述集电极区、所述外延层、所述发射极区和所述基极区的一部分来形成暴露所述集电极区表面的一部分的第一沟槽;和然后除去所述光刻胶。
13.根据权利要求8所述的方法,其中形成所述扩散区包括掺杂所述多晶硅层。
14.根据权利要求13所述的方法,其中利用高密度N型杂质离子掺杂所述多晶硅层。
15.根据权利要求7所述的方法,还包括:
在所述外延层上形成层间介电层;
在所述层间介电层中形成暴露所述基极区、所述发射极区和所述多晶硅层的多个接触孔;和然后
在所述多个接触孔的每一个孔中形成分别与所述基极区、所述发射极区和所述多晶硅区电连通的电极。
16.根据权利要求7所述的方法,其中形成所述多晶硅层包括:
在所述沟槽中和包括所述发射极区、所述基极区和所述外延层的衬底上形成所述多晶硅层;和然后
除去设置在所述发射极区、所述基极区和所述外延层上的所述多晶硅层部分。
17.根据权利要求15所述的方法,其中在所述基极区和所述发射极区的至少之一上形成电极、多个接触孔和多个电极。
18.根据权利要求7所述的方法,其中所述集电极区包括N+型埋层,所述基极区通过注入P型杂质离子形成,所述发射极区通过注入N型杂质离子形成。
19.一种器件,包括:
在衬底中形成的包含N+型杂质离子的第一区域;
在包括所述第一区域的衬底上形成的外延层;
在所述外延层中形成的包含P+型杂质离子的第二区域;
在所述第二区域中形成的包含N+型杂质离子的第三区域;
在延伸通过所述第三区域、所述第二区域和所述外延层并延伸到所述第一区域中的沟槽的侧壁上形成的氧化物层;
在延伸通过所述第三区域、所述第二区域和所述外延层并延伸到所述第一区域中的所述沟槽中形成的多晶硅层;
在所述第一区域中在所述氧化物层和所述多晶硅层之下形成的包含N型杂质离子的第四区域;和
形成为分别与所述第二区域、所述第三区域和所述多晶硅层电连通的多个电极。
20.根据权利要求19所述的器件,还包括:
在所述外延层、所述第三区域、所述第二区域、所述多晶硅层和所述氧化物层上形成的层间介电层;
在所述层间介电层中形成的暴露所述第二区域、所述第三区域和所述多晶硅层的多个接触孔;
其中在所述多个接触孔的每一个孔中形成所述多个电极。
CNA2008100875050A 2007-03-19 2008-03-19 双极晶体管及其制造方法 Pending CN101271921A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2007-0026729 2007-03-19
KR1020070026729A KR100818892B1 (ko) 2007-03-19 2007-03-19 바이폴라 트랜지스터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN101271921A true CN101271921A (zh) 2008-09-24

Family

ID=39533591

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100875050A Pending CN101271921A (zh) 2007-03-19 2008-03-19 双极晶体管及其制造方法

Country Status (5)

Country Link
US (1) US20080230872A1 (zh)
JP (1) JP2008235891A (zh)
KR (1) KR100818892B1 (zh)
CN (1) CN101271921A (zh)
TW (1) TW200841397A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456727A (zh) * 2010-10-25 2012-05-16 上海华虹Nec电子有限公司 低集电极/基极电容SiGe异质结双极晶体管结构及制造方法
CN107248396A (zh) * 2012-04-03 2017-10-13 精工爱普生株式会社 电光装置以及电子设备

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719838B2 (ja) 1985-07-19 1995-03-06 松下電器産業株式会社 半導体装置およびその製造方法
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
JPS62269360A (ja) * 1986-05-17 1987-11-21 Toshiba Corp 高周波半導体装置
US4819052A (en) * 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
JPS6489365A (en) * 1987-09-29 1989-04-03 Nec Corp Semiconductor device
JPH01232764A (ja) * 1988-03-14 1989-09-18 Texas Instr Japan Ltd 半導体装置
JPH04209540A (ja) * 1990-12-04 1992-07-30 Takehide Shirato バイポーラトランジスタ
US5345102A (en) * 1992-02-28 1994-09-06 Nec Corporation Bipolar transistor having collector electrode penetrating emitter and base regions
JP2809025B2 (ja) * 1992-02-28 1998-10-08 日本電気株式会社 バイポーラトランジスタ
US5358884A (en) * 1992-09-11 1994-10-25 Micron Technology, Inc. Dual purpose collector contact and isolation scheme for advanced bicmos processes
JP2570148B2 (ja) * 1993-10-28 1997-01-08 日本電気株式会社 半導体装置
JPH07288284A (ja) * 1994-04-18 1995-10-31 Hitachi Denshi Ltd 半導体装置の製造方法
US5614750A (en) * 1995-06-29 1997-03-25 Northern Telecom Limited Buried layer contact for an integrated circuit structure
KR0152640B1 (ko) * 1995-09-30 1998-10-01 김광호 반도체장치 및 그의 제조방법
KR970053872A (ko) * 1995-12-28 1997-07-31 김광호 바이 모스 트랜지스터의 제조 방법
FR2756101B1 (fr) * 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Procede de fabrication d'un transistor npn dans une technologie bicmos
JPH10335629A (ja) * 1997-06-03 1998-12-18 Sony Corp 半導体装置および固体撮像装置
JP3003632B2 (ja) * 1997-06-27 2000-01-31 日本電気株式会社 半導体集積回路およびその製造方法
US5914523A (en) * 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
KR100282710B1 (ko) * 1998-03-12 2001-02-15 윤종용 바이폴라 트랜지스터의 제조 방법 및 그 구조
KR20000013507A (ko) * 1998-08-10 2000-03-06 윤종용 바이폴라 트랜지스터 제조방법
US6417058B1 (en) * 2000-06-14 2002-07-09 Sony Corporation SiGe/poly for low resistance extrinsic base npn transistor
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
KR101057696B1 (ko) * 2004-12-30 2011-08-19 매그나칩 반도체 유한회사 바이폴라 트랜지스터의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456727A (zh) * 2010-10-25 2012-05-16 上海华虹Nec电子有限公司 低集电极/基极电容SiGe异质结双极晶体管结构及制造方法
CN107248396A (zh) * 2012-04-03 2017-10-13 精工爱普生株式会社 电光装置以及电子设备

Also Published As

Publication number Publication date
JP2008235891A (ja) 2008-10-02
KR100818892B1 (ko) 2008-04-03
TW200841397A (en) 2008-10-16
US20080230872A1 (en) 2008-09-25

Similar Documents

Publication Publication Date Title
US6780725B2 (en) Method for forming a semiconductor device including forming vertical npn and pnp transistors by exposing the epitaxial layer, forming a monocrystal layer and adjusting the impurity concentration in the epitaxial layer
US10586730B2 (en) Trench isolated IC with transistors having LOCOS gate dielectric
US20090065864A1 (en) Semiconductor Device and Method of Fabricating the Same
JP2007294857A (ja) 半導体装置及びその製造方法
CN102386093B (zh) 双极性晶体管及其制造方法
CN101211967B (zh) Bjt及其制造方法
JP2007150160A (ja) 半導体装置及びその製造方法
KR100854077B1 (ko) 웨이퍼 본딩을 이용한 soi 기판 제조 방법과 이 soi기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법
JP4794546B2 (ja) 半導体装置およびその製造方法
CN101271921A (zh) 双极晶体管及其制造方法
KR20060085480A (ko) 바이폴라 트랜지스터 및 그 형성 방법
JP2005039057A (ja) 半導体装置およびその製造方法
KR100906557B1 (ko) 반도체소자 및 그 제조방법
JPH0629375A (ja) 半導体装置およびその製造方法
US10290630B2 (en) BiCMOS integration with reduced masking steps
JP2006100579A (ja) 半導体装置の製造方法
KR100997679B1 (ko) 바이폴라 트랜지스터와 그 형성 방법
JP2009004534A (ja) 半導体装置及びその製造方法
KR100879886B1 (ko) 반도체소자 및 그 제조방법
JPS60103661A (ja) 半導体集積回路装置
KR100275950B1 (ko) 반도체장치의활성영역분리방법
KR101097980B1 (ko) 반도체 소자의 제조방법
JP2006049685A (ja) 半導体装置の製造方法
KR19980049920A (ko) 씨모스소자의 제조방법
JP2012033950A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080924