JP2007294857A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 STIを形成することなく素子間の分離を可能にし、高密度に集積化できる半導体装置及びその製造方法を提供する。
【解決手段】 シリコン基板表面に段差を設けて、互いに異なる表面を形成し、各表面にトランジスタを形成し、トランジスタ間をシリコン層と絶縁性のサイドウォールとによって絶縁分離する。STIを設けていないため、トランジスタを高密度に集積できる。
【選択図】 図8
【解決手段】 シリコン基板表面に段差を設けて、互いに異なる表面を形成し、各表面にトランジスタを形成し、トランジスタ間をシリコン層と絶縁性のサイドウォールとによって絶縁分離する。STIを設けていないため、トランジスタを高密度に集積できる。
【選択図】 図8
Description
本発明は、シリコン基板上に複数のトランジスタを有し、複数のトランジスタ間の分離が必要な半導体装置及びその製造方法に関する。
最近、DRAM等に使用されるこの種の半導体装置では、複数のトランジスタ間を分離するために、LOCOS(Local Oxidation of silicon)技術の代わりに、STI(Shallow Trench Isolation)技術が採用される傾向にある。STI技術を用いた半導体装置の製造方法として、特許文献1に記載されたものがある。
特許文献1は、STIによって分離された活性領域のうち、中央部分とSTIに隣接する角部分におけるスレッショルド電圧の差異を改善する半導体装置の製造方法を開示しているが、トレンチを形成することによって、素子間を絶縁分離した場合、回路面積を縮小できる範囲には限界があることについて指摘していない。したがって、特許文献1では、STI技術を用いた場合、素子の集積度はトレンチの幅、深さによって制限されてしまうと言う欠点がある。
ここで、図1〜図5に示されたSTI技術を用いた一般的な半導体装置の製造方法を用いて、上記した点をより具体的に説明する。
まず、シリコン基板(例えば、p型シリコン基板)10上に、絶縁膜11を形成し、活性領域を被覆したフォトレジスト(図示せず)をマスクとして、非活性領域の絶縁膜11をドライエッチングする。次に、エッチングされた絶縁膜11をマスクとしてシリコン基板10の非活性領域をドライエッチングすることにより、シリコン基板10にトレンチ12を形成する(図1参照)。
続いて、トランジスタ等の素子間を分離するために、シリコン基板10及びトレンチ12上に、絶縁膜13を成膜する。その後、絶縁膜13に対してCMP(Chemical Mechanical Polish)を施す。このとき、絶縁膜11はCMPのストッパーとして働く。次に、絶縁膜13の高さをシリコン基板10の表面に合わせるため、絶縁膜13及び11をウェットエッチングして、図2に示すように、トレンチ12内に絶縁膜13を残し、STIを形成する。これによって、シリコン基板10上には、STIによって分離された素子形成領域、即ち、活性領域141、142が形成される。また、隣接素子との電気的分離のため、注入により活性領域141、142の下部にウェル分離領域が形成される場合もある。
STIを形成した後、熱酸化等によりシリコン基板10の活性領域141、142上にゲート酸化膜15が形成され、続いて、当該ゲート絶縁膜15上には、複数層(ここでは、3層)からなるゲート電極16が形成される。更に、当該ゲート電極16上には、絶縁膜17が成膜される。以後、フォトレジストをマスクとしてゲート電極16及び絶縁膜17をドライエッチングする。これによって、図3に示すように、ゲート酸化膜15及び絶縁膜17を含むゲート18及び19がシリコン基板10の活性領域141、142上に形成される。
次に、ゲートサイドウォール形成のための絶縁膜を成膜し、ドライエッチングすることによりゲートサイドウォール20を形成する。更に、ゲート層間絶縁膜形成のための絶縁膜を成膜しCMPを行うことにより、ゲート層間絶縁膜21が形成される(図4参照)。
最後に、フォトレジストをマスクとして絶縁膜21をドライエッチングすることにより、シリコン基板10上の活性領域に、それぞれゲート18及び19を含むトランジスタに対するソース/ドレイン用コンタクト(ゲート18に対して22及び23、ゲート19に対して24及び25)が形成される(図5参照)。
図6を参照すると、図5に示された半導体装置の二次元的な配列が示されている。尚、前述した図5は図6におけるA−A線に沿う断面図に相当する。図6には、活性領域141、142が図6の横方向(行方向)及び縦方向(列方向)に配列されており、これら行方向及び列方向に配列された活性領域141、142は、トレンチ内に設けられた絶縁膜13、即ち、STIによって相互に絶縁分離されている。更に、活性領域141及び142上には、それぞれゲート18及び19が配置されており、これらゲート18及び19は、列方向に配列された活性領域141、142に対してそれぞれ共通に設けられている。
図6に示されているように、活性領域141、142の周辺は、STIによって囲まれているから、回路面積を縮小するためには、活性領域間のSTI、即ち、トレンチを微細化する必要がある。
しかしながら、トレンチの形成、及び、分離用絶縁膜13の埋設等のため、トレンチの微細化には限界があり、且つ、トレンチの幅を狭くすること及び深さを浅くすることは、素子間の分離特性の劣化を招くと言う問題点がある。
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、STIを形成することなく素子間の分離を可能とした半導体装置及びその製造方法を提供することにある。
本発明の他の目的は、トレンチを形成する場合に比較して、回路面積を大幅に低減できる半導体装置及びその製造方法を提供することである。
本発明の具体的な目的は、高密度でメモリセルを配列できるDRAM及びその製造方法を提供することである。
上記目的を達成するために、本発明の第1の態様によれば、互いに段差のある第1及び第2のシリコン表面に、互いに絶縁分離して形成された第1及び第2のトランジスタをそれぞれ有することを特徴とする半導体装置が得られる。
本発明の第2の態様によれば、請求項1において、前記第1のシリコン表面はシリコン基板表面であり、前記第2のシリコン表面は、前記シリコン基板表面上にエピタキシャル成長されたシリコン層の表面であって、前記第1のシリコン表面よりも高い位置にあることを特徴とする半導体装置が得られる。
本発明の第3の態様によれば、上記した第1及び第2のトランジスタ間には、STIが形成されていない半導体装置が得られる。
本発明の第4の態様によれば、前記第1及び第2のシリコン表面は、互いに直交する行方向及び列方向に対して、平面上交互に配置され、前記第1及び第2のシリコン表面には、それぞれ第1及び第2のトランジスタが、平面上において千鳥状に配列され、それぞれ下部及び上部トランジスタ群を構成していることを特徴とする半導体装置が得られる。
本発明の第5の態様によれば、前記第2のシリコン表面に設けられた第2のトランジスタの領域と、第1のシリコン表面に設けられた第1のトランジスタの領域との間には、絶縁膜からなるサイドウォールが設けられていることを特徴とする半導体装置が得られる。
本発明の第6の態様によれば、前記第1及び第2のトランジスタは互いに同一の導電性を有するMOSトランジスタであることを特徴とする半導体装置が得られる。
本発明の第7の態様によれば、前記下部トランジスタ群を構成する前記各第1のトランジスタは、下段ゲート部と上段ゲート部をゲート接続部を介して積層した構成を有する第1のゲート部を備え、他方、前記上部トランジスタ群を構成する前記各第2のトランジスタは単一段構造の第2のゲート部を備えていることを特徴とする半導体装置が得られる。
本発明の第8の態様によれば、前記第1及び第2のトランジスタの第1及び第2のゲート部の上面は、実質的に同一平面を形成していることを特徴とする半導体装置が得られる。
本発明の第9の態様によれば、列方向に交互に配列された前記第1及び第2のトランジスタの第1及び第2のゲート部は、前記同一平面上に形成された共通のゲート電極を含んでいることを特徴とする半導体装置が得られる。
本発明の第10の態様によれば、前記シリコン基板はp型シリコン基板であり、前記第1及び第2のトランジスタはNMOSトランジスタであることを特徴とする半導体装置が得られる。
本発明の第11の態様によれば、前記第1及び第2のトランジスタは、互いに異なる導電型のトランジスタによって構成されたCMOSトランジスタであることを特徴とする半導体装置が得られる。
本発明の第12の態様によれば、第11の態様において、前記CMOSトランジスタを構成する前記第1のトランジスタは、下段ゲート部と上段ゲート部を、ゲート接続部を介して積層した構成を有する第1のゲート部を備え、前記CMOSトランジスタを構成する前記第2のトランジスタは単一段構造の第2のゲート部を備えていることを特徴とする半導体装置が得られる。
本発明の第13の態様によれば、第12の態様において、前記CMOSトランジスタを構成する第1及び第2のトランジスタの第1及び第2のゲート部は、実質的に同一平面を形成していることを特徴とする半導体装置が得られる。
本発明の第14の態様によれば、列方向に交互に配列され、前記CMOSトランジスタを構成する第1及び第2のトランジスタの第1及び第2のゲート部は、前記同一平面上に形成された共通のゲート電極を備えていることを特徴とする半導体装置が得られる。
本発明の第15の態様によれば、前記シリコン基板はp型シリコン基板であり、前記第1のトランジスタはNMOSトランジスタであり、他方、前記第2のトランジスタはPMOSトランジスタであることを特徴とする半導体装置が得られる。
本発明の第16の態様によれば、シリコン基板上に形成された第1のトランジスタと、
第1のトランジスタに隣接して設けられ、かつ上記シリコン基板の表面に選択的にエピタキシャル成長されたシリコン層と、
このシリコン層の上に形成された第2のトランジスタを有し、
上記第1及び第2のトランジスタは、上記シリコン層によって互いに分離されていることを特徴とする半導体装置が得られる。
第1のトランジスタに隣接して設けられ、かつ上記シリコン基板の表面に選択的にエピタキシャル成長されたシリコン層と、
このシリコン層の上に形成された第2のトランジスタを有し、
上記第1及び第2のトランジスタは、上記シリコン層によって互いに分離されていることを特徴とする半導体装置が得られる。
本発明の第17の態様によれば、前記シリコン層の側面には、絶縁膜からなるサイドウォールが形成されていることを特徴とする半導体装置が得られる。
本発明の第18の態様によれば、前記第1のトランジスタの第1のゲート部の端部と前記サイドウォールまでの第1の距離は、前記第2のトランジスタの第2のゲート部の端部と前記サイドウォールまでの第2の距離と実質的に等しいことを特徴とする半導体装置が得られる。
本発明の第19の態様によれば、前記第1のトランジスタは第1の絶縁膜で覆われており、前記第2のトランジスタは第2の絶縁膜で覆われており、第1の絶縁膜の高さは、第2の絶縁膜の高さと実質的に等しいことを特徴とする半導体装置が得られる。
本発明の第20の態様によれば、シリコン基板上に、互いに段差のある第1及び第2のシリコン表面を形成する工程と、前記第1のシリコン表面に第1のトランジスタを形成する工程と、前記第2のシリコン表面に第2のトランジスタを形成する工程を含むことを特徴とする半導体装置の製造方法が得られる。
本発明の第21の態様によれば、前記第1及び第2のシリコン表面を形成する工程は、前記第1のシリコン表面を規定する前記シリコン基板上に、選択的にエピタキシャル成長を行い、前記第1のシリコン表面と段差を有し、前記第1のシリコン表面よりも高い位置にある第2のシリコン表面を形成する工程を含むことを特徴とする半導体装置の製造方法が得られる。
本発明の第22の態様によれば、前記第1及び第2のシリコン表面を形成する工程は、第1及び第2のシリコン表面を、互いに直交する行方向及び列方向に、交互に形成する工程を含んでいることを特徴とする半導体装置の製造方法が得られる。
本発明の第23の態様によれば、更に、前記第1及び第2のシリコン表面に形成される前記第1及び第2のトランジスタを互いに絶縁する絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法が得られる。
本発明の第24の態様によれば、前記第1のトランジスタを形成する工程は、前記第1のシリコン表面に第1のゲート部を形成する工程と、前記第1のシリコン表面にソース、ドレイン領域を形成する工程を含み、前記第2のトランジスタを形成する工程は、前記第2のシリコン表面に第2のゲート部を形成する工程と、前記第2のシリコン表面にソース、ドレイン領域を形成する工程を含んでいることを特徴とする半導体装置の製造方法が得られる。
本発明の第25の態様によれば、第24の態様において、前記第1のトランジスタの第1のゲート部を形成する工程は、下段ゲート部を形成する工程と、前記下段ゲート部上にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に上段ゲート部を形成する工程を含み、前記第2のトランジスタの第2のゲート部は、前記上段ゲート部と同一工程で形成されることを特徴とする半導体装置の製造方法が得られる。
本発明の第26の態様によれば、第22の態様において、第1及び第2のシリコン表面を、互いに直交する行方向及び列方向に、交互に形成する工程は、前記シリコン基板表面にゲート絶縁膜、ゲート電極および被覆絶縁膜からなる前記下段ゲート部を形成する工程と、前記シリコン基板表面にソース、ドレイン拡散層を形成する工程と、前記下段ゲート部を覆うように、全面に第1の絶縁膜を形成する工程と、前記下段ゲート部が埋設されるように、前記第1の絶縁膜を前記シリコン基板表面までドライエッチングする工程を含むことを特徴とする半導体装置の製造方法が得られる。
本発明の第27の態様によれば、第26の態様において、前記第1の絶縁膜をドライエッチングする工程は、前記シリコン基板表面に形成されたソース,ドレイン拡散層よりも深い位置までエッチングすることを特徴とする半導体装置の製造方法が得られる。
本発明の第28の態様によれば、第27の態様において、前記第1の絶縁膜をドライエッチングした後、前記第1の絶縁膜の側壁に絶縁膜からなるサイドウォールを形成する工程をさらに含むことを特徴とする半導体装置の製造方法が得られる。
本発明の第29の態様によれば、第28の態様において、前記絶縁膜からなるサイドウォールは、窒化シリコン膜もしくは酸化シリコン膜単層、あるいは窒化シリコン膜上に酸化シリコン膜を形成した2層膜からなることを特徴とする半導体装置の製造方法が得られる。
本発明では、STIを形成することなく素子間の分離が可能であり、従来技術のように、STIを形成した場合に比較して、面積を縮小できる。即ち、本発明に係る半導体装置は、STIにより素子分離を行う場合に比較して、面積を2/3程度に縮小できる。更に、本発明は、広いエリアでのエッチング加工及び絶縁膜埋設で済むため、微細加工に有利である。また、本発明では、絶縁分離に使用されるシリコンエピタキシャル成長層の高さを十分高くすることによっても良好な電気的分離特性が得られる。
図7及び図8を参照して、本発明の一実施形態に係る半導体装置の構造を説明する。図7に示されているように、本発明に係る半導体装置は、互いに異なる2つの平面上に形成された2つのトランジスタ(ここでは、第1及び第2のトランジスタ90a及び90bと呼ぶ)を含んでいる。この例では、第1及び第2のトランジスタ90a、90bは、双方共、NMOSトランジスタであるものとする。この場合、シリコン基板100として、p型シリコン基板が用意され、当該シリコン基板100の表面92aには、第1のトランジスタ90aが形成される。他方、p型シリコン基板100の表面92aに対して段差を有し、当該表面92aより高い位置にある表面92bには、第2のトランジスタ90bが形成されている。
この例の場合、シリコン基板100表面92aに対して、シリコン層160が形成され、第2のトランジスタ90bは、その表面92bに形成されている。当該シリコン層160は、この例の場合、p型シリコンをシリコン基板100上に選択的エピタキシャル成長することによって得られる。
シリコン基板100の表面92aに形成された第1のトランジスタ90aは、ソース領域102a、ドレイン領域104a、及び第1のゲート部106aを有している。
他方、シリコン層160の表面92bに形成された第2のトランジスタ90bは、ソース領域102b、ドレイン領域104b、及び、第2のゲート部106bを備えている。また、ソース領域102a及びドレイン領域104a上には、ソース及びドレイン電極用コンタクト孔112a及び114aが設けられており、同様に、ソース領域102b及びドレイン領域104b上にもソース及びドレイン電極用コンタクト孔112b及び114bが設けられている。
ここで、ソース及びドレイン電極用コンタクト孔112a及び114aは、シリコン基板100上に形成された絶縁膜122、及び、シリコン層160形成後に設けられる絶縁膜124層をエッチングすることによって形成されている。
図7に示されているように、第1のトランジスタ90aは、絶縁膜122および絶縁膜124で覆われており、第2のトランジスタは絶縁膜124で覆われている。また、第1のゲート部106aの上面と第2のゲート部106bの上面は実質的に等しい状態になっている。
ここで、図示された第1のトランジスタ90aの第1のゲート部106aは、下段ゲート部200と上段ゲート部202とによって構成されており、下段ゲート部200と上段ゲート部202とは、ゲート接続部204によって電気的に接続されている。即ち、第1のゲート部106aは、下段ゲート部200と上段ゲート部202とを積層した2段構造を備えており、絶縁膜122、124中に埋設されている。他方、一段のゲート部からなる第2のトランジスタ90bの第2のゲート部106bは絶縁膜124内に埋設されている。第1及び第2のゲート部106a及び106bの各段を構成するゲート部の構造は、図5に示されたゲート18、19と同様な構造であるが、第1のゲート部106aは、下段ゲート部200と上段ゲート部202とがゲート接続部204によって電気的に接続された構造を有している点で、第2のゲート部106bと異なっている。
一方、絶縁膜122とシリコン層160との境界には、シリコン窒化膜が側壁絶縁膜(即ち、サイドウォール絶縁膜)126として形成されている。即ち、シリコン層160の側面はシリコン窒化膜の側壁絶縁膜126によって覆われている。また、シリコン層160内には、pウェル128が形成され、これら側壁絶縁膜126及びpウェル128によって、第1及び第2のトランジスタ90a及び90bは、相互に絶縁分離されている。即ち、この例では、第1及び第2のトランジスタ90a、90bとは、シリコン層160だけでなく、側壁絶縁膜126及びpウェル128によっても相互に絶縁分離されている。
図8を参照すると、図7に示した半導体装置の平面図が示されており、図7は図8のB−B線に沿う断面図に相当する。図8では、シリコン基板100上に形成された第1のトランジスタ90aを斜線で示すことによって、斜線を施さないシリコン層160上に形成された第2のトランジスタ90bと区別している。ここでは、シリコン基板100に形成され、シリコン層160よりも下部に形成された第1のトランジスタ90aを総称して下部トランジスタと呼ぶものとし、他方、シリコン層160に形成された第2のトランジスタ90bを総称して上部トランジスタと呼ぶものとする。
図8に示されているように、第1及び第2の共通ゲート部107a、107bが互いに間隔をおいて、縦方向(即ち、列方向)に延在していることは、図6の従来例と同様である。具体的に言えば、第1の共通ゲート部107aに対して、当該第1の共通ゲート部107aを共有する上部トランジスタと下部トランジスタがSTIを介することなく、列方向に交互に配列されており、他方、第2の共通ゲート部107bに対しても、当該第2の共通ゲート部107bを共有する下部トランジスタと上部トランジスタがSTIを介することなく列方向に交互に配列されている。
更に、図7及び図8の横方向(即ち、行方向)に配列された上部トランジスタと下部トランジスタも、STIを介することなく、配置されており、或る行における上部トランジスタと下部トランジスタの位置関係は、隣接した行では、下部トランジスタと上部トランジスタの位置関係に逆転している。この結果、上部トランジスタと下部トランジスタとは、平面的には、図8に示すように、STIを介することなく千鳥状に配列されている。
図8に示された配列と、図6に示された配列とを比較しても明らかな通り、図8に示された配列は、STIを介して配列した図6の配列に比較して、行方向及び列方向に、トランジスタを高密度に集積することができ、且つ、トランジスタの占有面積を2/3程度まで縮小できる。
図7に示された本発明に係る半導体装置の構造を更に詳細に説明するために、図8のC−C線に沿う断面を示す図9を参照する。
図9では、図8の第2の共通ゲート部107bを共有する下部トランジスタ90a1、上部トランジスタ90b、及び、下部トランジスタ90a2が示されている。尚、第1及び第2の共通ゲート部107a、107bは、それぞれ、第1のゲート部106aの上段ゲート部202及び第2のゲート部106b(図7)によって形成されている。
前述したように、上部トランジスタ90bは、シリコン層160に形成されており、他方、下部トランジスタ90a1、90a2は、シリコン基板100に形成されている。図示された下部トランジスタ90a1、90a2は、それぞれ第1のゲート部106a1、106a2として、下段ゲート部200及び上段ゲート部202を備え、上段ゲート部202は第2の共通ゲート部107bの一部を構成している。一方、上部トランジスタ90bのゲート部106b(図7)は共通ゲート部107bの一部を構成している。
更に、下部トランジスタ90a1と上部トランジスタ90bとの間、上部トランジスタ90bと下部トランジスタ90a2との間には、シリコン窒化膜によって形成された側壁絶縁膜(サイドウォール絶縁膜)126が設けられ、上部及び下部トランジスタ間を互いに絶縁分離している。この例では、側壁絶縁膜126はシリコン基板100に形成された活性領域よりも下部まで延在している。
また、図9からも明らかな通り、上部トランジスタ90bの活性領域と、下部トランジスタ90a1、90a2のゲートのうち、下側に設けられた下段ゲート部200の上面は、実質的に同一平面上にあり、当該平面上に、上段ゲート部202が設けられ、第2の共通ゲート部107bの一部(特に、共通ゲート電極)を構成している。更に、下段ゲート部200のゲート電極は、それぞれゲート接続部109a1、109a2により、上側に設けられた上段ゲート部202に電気的に接続されている。
このことは、第1の共通ゲート部107aも同様であるので説明を省略する。
次に、図10〜13を参照して、図7〜9に示された本発明の一実施形態に係る半導体装置の製造方法を工程順に説明する。尚、ここでは、説明を簡略化するために、図8のB−B線に沿った断面について説明する。このため、以下では、図7と同様に、行方向に配列された第1のトランジスタ90aと第2のトランジスタ90bについて主に説明する。
まず、図10を参照すると、p型シリコン基板100上に、第1のトランジスタ、即ち、下部トランジスタ90aの下段ゲート部200が形成されている。図示された下段ゲート部200は、ゲート絶縁膜15、ゲート電極16、被覆絶縁膜17、及び、これらの側面を覆うサイドウォール20によって構成されている。この例では、ゲート絶縁膜15はシリコン酸化膜によって形成され、他方、ゲート電極16は、140nm程度の厚さを有し、多結晶シリコン層、タングステン層を含む3層構造を備えている。更に、ゲート電極16の表面はシリコン窒化膜によって形成された被覆絶縁膜17で覆われている。また、サイドウォール20もシリコン窒化膜によって形成されている。
図10では、上記した下段ゲート部200の一部がp型シリコン基板100上に形成された状態で、LDDによりリン打込が行われ、この結果、NMOSトランジスタのソース、ドレイン領域となるべきn型の不純物を含む部分領域150が形成されている。ここで、下段ゲート部200の図示された部分の高さd1は300nmであるものとする。
次に、図10に示されたp型シリコン基板100表面及び下段ゲート部200上に、厚さd2の絶縁膜122を形成する。この絶縁膜122の厚さd2は、下段ゲート部200の厚さd1よりも厚く形成される。実際には、絶縁膜122の厚さd2は、CMPにおいてゲート露出を防止できる程度のマージンを持つ厚さ、例えば、350nmである。絶縁膜122形成後、CMPを施し、絶縁膜122の表面を平坦化した後、フォトレジストをマスクとして、絶縁膜122及び第1のゲート部106aを選択的にドライエッチングする。
このエッチングの結果、図11に示すように、下段ゲート部200上には絶縁膜122が残されると共に、シリコン基板100に形成された部分領域150の周辺領域がその底部を越えた領域まで除去される。このため、ソース及びドレイン領域102a、104aがシリコン基板100上に残され、領域104aの側面及びシリコン基板100が露出した状態になる。
続いて、窒化シリコン膜が絶縁膜122、露出したシリコン基板100を含む全面に被着され、エッチバックにより、絶縁膜122の表面及びシリコン基板100上の窒化シリコン膜が除去される。このため、図12に示すように、絶縁膜122の側面上に、絶縁膜からなるサイドウォールとして窒化シリコン膜126が残される。絶縁膜122の側面の窒化シリコン膜126は、ソース、ドレイン領域102a、104aの底部よりも深い位置まで延在し、これによって、平面視で互いに隣接するソース、ドレイン領域102a、104aを絶縁している。
なお、絶縁膜からなるサイドウォールは、酸化シリコン膜や窒化シリコン膜と酸化シリコン膜の積層膜などを用いても良い。
図12に示されているように、窒化シリコン膜126を絶縁膜122の側面に形成した後、露出したシリコン基板100上には、選択エピタキシャル成長によってp型シリコン層160が形成される。
選択エピタキシャル成長は、ジクロルシラン(SiH2Cl2)と塩化水素(HCl)を原料ガスとする水素雰囲気中で、750℃から850℃の温度範囲で行なうことができる。なお、選択エピタキシャル成長は、シリコン基板100をシードとして、その上にシリコン単結晶を成長させ、絶縁膜上にはシリコンを成長させない選択成長を意味する。この時、絶縁膜の材質により選択性が異なり、酸化シリコン膜が最も選択性を確保しやすい。したがって、上記のサイドウォールの表面も酸化シリコン膜で覆われていることが望ましい。
また、選択性が維持できず、絶縁膜122の上にもシリコンが異常成長した場合でも、後述のゲート接続部を形成する段階のCMPで除去することができる。また、不純物の導入は成長時にドーパントガスを混合させて行なうことができる。p型不純物の場合はジボラン(B2H6)、n型不純物の場合はホスフィン(PH3)などをもちいる。あるいは、ノンドープのシリコンを選択成長させた後、イオン注入で導入しても良い。
シリコン層160の高さd2’は絶縁膜122の高さd2と等しいかやや低い程度とする。また、下段ゲート部200とシリコン層160の距離(ここでは、下段ゲート部200と側壁絶縁膜126との距離)をw1とする。この例では、隣接素子、即ち、第1のトランジスタ90aとの分離のため、図7と同様に、注入によりウェル分離領域128を形成する。ウェル分離領域128のシリコン層160の上部からの深さd3はシリコン層160の高さd2’よりやや浅く設定する。
次に、下段ゲート部200のゲート電極16に接続されるゲート接続部204が形成される。ゲート接続部204は以下のようにして形成する。まず、リソグラフィとドライエッチングにより絶縁膜122および下段ゲート部200の被覆絶縁膜17を貫通するコンタクトホールを形成する。その後、コンタクトホールが埋まるようにリンドープシリコン膜を全面に堆積し、絶縁膜122上に形成されたリンドープシリコン膜を除去することによって形成する。
続いて、図13に示すように、NMOSトランジスタのチャンネル領域には、pウェル164の打ち込みが行われた後、第2のトランジスタ(即ち、上部トランジスタ)90bの第2のゲート部106bが、第1のトランジスタ90aの下段ゲート部200と同様な工程で、シリコン層160の表面に形成される。
この時、同時に第1のトランジスタ90aの上段ゲート部202も形成される。当該第1のトランジスタジス90aの上段ゲート部202は下段ゲート部200と同様に、ゲート絶縁膜15、3層構造のゲート電極16、被覆絶縁膜17、及び、サイドウォール20とにより構成されている。なお、ゲート絶縁膜15形成時に下段ゲート部200を構成するゲート接続部204の表面にも酸化シリコン膜が形成されるので、上段ゲート部202のゲート電極16を形成する前に、リソグラフィとエッチングによりゲート接続部204表面の酸化シリコン膜を除去する。上段ゲート部202の形成後、シリコン層160の第2のゲート部106bに隣接した位置には、n型不純物(例えば、リン)が打ち込まれ、上部トランジスタ90bのソース、ドレイン領域102bが形成される。第2のゲート部106bの高さd1’は第1のゲート部106aの高さd1とほぼ等しく設定されている。また、第2のゲート部106bと絶縁膜122の距離(ここでは、第2のゲート部106bと側壁絶縁膜156との距離)w1’は、第1のゲート部106aと側壁絶縁膜156の距離w1と同程度とする。
続いて、図14に示すように、下部トランジスタ90a及び上部トランジスタ90bの第1及び第2のゲート部106a及び106bの表面には、絶縁膜124が形成され、次に、絶縁膜124に対してCMPを施すことにより層間絶縁膜を形成する。図示された絶縁膜124の高さd4は絶縁膜122の高さd2と同程度とする。更に、各トランジスタのソース、ドレイン領域上には、コンタクト孔112a、114a、112b、114bが形成され、図7に示された構造の第1のゲート部106aを備えた半導体装置が得られる。
次に、図15に示すように、コンタクト孔112a、114a、112b、114bには、フォトレジストをマスクとして絶縁膜122及び124をドライエッチングすることにより、ソースドレイン用コンタクト22、23:24、25が形成され、本発明の一実施形態に係る半導体装置が構成される。即ち、シリコン基板100上に、トランジスタ90a,90bに対するソース/ドレインン用コンタクト(第1のゲート部106aに対して22、23、第2のゲート部106bに対して24、25)を形成する。
図示された例では、コンタクト22、23の深さはd2+d4であり、コンタクト24、25の深さはd4である。また、各コンタクト23の径w2は、コンタクト23と側壁絶縁膜126の距離w3に必要なマージンを持たせることができる大きさ(例えば、w3(=(w1-w2)/2))とし、また、コンタクト24の径w2’も、コンタクト24と側壁絶縁膜126の距離w3’にマージンを持たせることができる大きさ(例えば、w3’(=(w1’-w2)/2))とする。この場合、w1(w1’)=200nmであり、w2=100nmとすると、w3(w3’は50nm程度となる。
図15からも明らかな通り、シリコン基板100上には、下部トランジスタ(即ち、第1のトランジスタ)90aが形成され、上段トランジスタ(即ち、第2のトランジスタ)90bがシリコン基板の表面に選択的にエピタキシャル成長されたシリコン層160に形成され、第1のトランジスタ90aと第2のトランジスタ90bとの間には、STIが設けられていない。このような構成では、第1及び第2のトランジスタ90a,90bは、シリコン層160を介して電気的に分離されていることが分かる。
図示された例では、第1のトランジスタ90aの第1のゲート部106aの端部とシリコン層160の端部(ここでは、側壁絶縁膜126)までの距離w1を、第2のトランジスタ90bのゲート19の端部とシリコン層160の端部(ここでは、側壁絶縁膜126)までの距離w1’と実質的に等しく設定されている。
また、第1のトランジスタ90aは、第1の層間絶縁膜(絶縁膜122)及び第2の層間絶縁膜(絶縁膜124)で覆われており、絶縁膜122の厚さd2と、絶縁膜124の厚さd4と実質的に等しく設定されている。
次に、本発明の他の実施形態に係る半導体装置として、CMOSトランジスタを製造する場合について説明する。ここでは、CMOSトランジスタを構成する下部トランジスタ90aとして、NMOSトランジスタ、上部トランジスタ90bとして、PMOSトランジスタを形成する場合について説明する。この場合、下部トランジスタ90aの作成から、シリコン基板100の選択エッチング、側壁絶縁膜126としての窒化シリコン膜の形成、並びに、p型シリコン層160の形成までの工程、即ち、図12までの工程は、第1の実施形態と同様である。この結果、シリコン基板100上には、下部トランジスタ90aの第1のゲート部106aの一部を構成する下段ゲート部200が形成され、当該下段ゲート部200は、絶縁膜122内に埋め込まれている。
図16を参照すると、上記工程を経たシリコン層160内には、ボロン等のp型不純物が打ち込まれpウェル162が形成され、他方、シリコン層160表面には、リン等のn型不純物が打ち込まれ、nウェル180が設けられている。
図17に示すように、シリコン基板100には、nウェル180を形成されたシリコン層160の表面には、上部トランジスタ90bとしてのPMOSトランジスタの第2のゲート部106bが形成される。第2のゲート部106bの形成と同時に、下部トランジスタ90aの上段ゲート部202が形成され、第1のゲート部106aを形成している。尚、下段ゲート部200と上段ゲート部202とはゲート接続部204によって接続されていることは前述した通りである。
以後、図14を参照して説明したように、ゲート106bを絶縁膜によって被覆した後、図18に示すようにコンタクト孔112a、114a:112b、114bを形成する。以後、コンタクトを形成して、図15と同様な構造を備えたCMOSトランジスタを得ることができる。
この実施形態では、トレンチを形成した場合に比較して高密度に集積されたCMOSトランジスタを構成することができる。
尚、上に説明した実施形態では、シリコン基板にシリコン層をエピタキシャル成長させることにより、段差を形成する場合についてのみ説明したが、シリコン基板の一部をエッチングすることによって、シリコン基板に段差を設けても良い。
本発明に係る半導体装置は、DRAM、CMOSトランジスタだけでなく、高密度に集積される各種の半導体素子或いは回路にも適用できる。
90a、90b 第1、第2のトランジスタ
92a、92b 表面
100 シリコン基板
102a、102b ソース領域
104a、104b ドレイン領域
106a、106b 第1、第2のゲート部
107a、107 b 第1、第2の共通ゲート部
112a、114a、112b、114b コンタクト孔
126 側壁絶縁膜
160 シリコン層
122、124 絶縁膜
200 下段ゲート部
202 上段ゲート部
204 ゲート接続部
92a、92b 表面
100 シリコン基板
102a、102b ソース領域
104a、104b ドレイン領域
106a、106b 第1、第2のゲート部
107a、107 b 第1、第2の共通ゲート部
112a、114a、112b、114b コンタクト孔
126 側壁絶縁膜
160 シリコン層
122、124 絶縁膜
200 下段ゲート部
202 上段ゲート部
204 ゲート接続部
Claims (29)
- 互いに段差のある第1及び第2のシリコン表面に、互いに絶縁分離して形成された第1及び第2のトランジスタをそれぞれ有することを特徴とする半導体装置。
- 請求項1において、前記第1のシリコン表面はシリコン基板表面であり、前記第2のシリコン表面は、前記シリコン基板表面上にエピタキシャル成長されたシリコン層の表面であって、前記第1のシリコン表面よりも高い位置にあることを特徴とする半導体装置。
- 請求項1又は2において、前記第1及び第2のトランジスタ間には、STIを有していないことを特徴とする半導体装置。
- 請求項2において、前記第1及び第2のシリコン表面は、互いに直交する行方向及び列方向に対して、平面上交互に配置され、前記第1及び第2のシリコン表面には、それぞれ第1及び第2のトランジスタが、平面上において千鳥状に配列され、それぞれ下部及び上部トランジスタ群を構成していることを特徴とする半導体装置。
- 請求項4において、前記第2のシリコン表面に設けられた第2のトランジスタの領域と、第1のシリコン表面に設けられた第1のトランジスタの領域との間には、絶縁膜からなるサイドウォールが設けられていることを特徴とする半導体装置。
- 請求項5において、前記第1及び第2のトランジスタは互いに同一の導電性を有するMOSトランジスタであることを特徴とする半導体装置。
- 請求項6において、前記下部トランジスタ群を構成する前記各第1のトランジスタは、部分ゲートを積層した構成を有する第1のゲート部を備え、他方、前記上部トランジスタ群を構成する前記各第2のトランジスタは単一段構造の第2のゲート部を備えていることを特徴とする半導体装置。
- 請求項7において、前記第1及び第2のトランジスタの第1及び第2のゲート部の上面は、実質的に同一平面を形成していることを特徴とする半導体装置。
- 請求項8において、列方向に交互に配列された前記第1及び第2のトランジスタの第1及び第2のゲート部は、前記同一平面上に形成された共通のゲート電極によって接続されていることを特徴とする半導体装置。
- 請求項9において、前記シリコン基板はp型シリコン基板であり、前記第1及び第2のトランジスタはNMOSトランジスタであることを特徴とする半導体装置。
- 請求項5において、前記第1及び第2のトランジスタは、互いに異なる導電型のトランジスタによって構成されたCMOSトランジスタであることを特徴とする半導体装置。
- 請求項11において、前記下部トランジスタ群を構成する前記各第1のトランジスタは、部分ゲートを積層した構成を有する第1のゲート部を備え、前記上部トランジスタ群を構成する前記各第2のトランジスタは単一段構造の第2のゲート部を備えていることを特徴とする半導体装置。
- 請求項12において、前記第1及び第2のトランジスタの第1及び第2のゲート部の上面は、実質的に同一平面を形成していることを特徴とする半導体装置。
- 請求項13において、列方向に交互に配列された前記第1及び第2のトランジスタは、前記第1及び第2のトランジスタの第1及び第2のゲート部が、前記同一平面上に形成された共通のゲート電極によって接続されていることを特徴とする半導体装置。
- 請求項14において、前記シリコン基板はp型シリコン基板であり、前記第1のトランジスタはNMOSトランジスタであり、他方、前記第2のトランジスタはPMOSトランジスタであることを特徴とする半導体装置。
- シリコン基板上に形成された第1のトランジスタと、
第1のトランジスタに隣接して設けられ、かつ上記シリコン基板の表面に選択的にエピタキシャル成長されたシリコン層と、
このシリコン層の上に形成された第2のトランジスタを有し、
上記第1及び第2のトランジスタは、上記シリコン層によって互いに分離されていることを特徴とする半導体装置。 - 請求項16において、前記シリコン層の側面には、絶縁膜からなるサイドウォールが形成されていることを特徴とする半導体装置。
- 請求項17において、前記第1のトランジスタの第1のゲート部の端部と前記サイドウォールまでの第1の距離は、前記第2のトランジスタの第2のゲート部の端部と前記サイドウォールまでの第2の距離と実質的に等しいことを特徴とする半導体装置。
- 請求項18において、前記第1のトランジスタは第1および第2の絶縁膜で覆われており、
前記第2のトランジスタは第2の絶縁膜で覆われており、
第1の絶縁膜の高さは、第2の絶縁膜の高さと実質的に等しいことを特徴とする半導体装置。 - シリコン基板上に、互いに段差のある第1及び第2のシリコン表面を形成する工程と、
前記第1のシリコン表面に第1のトランジスタを形成する工程と、
前記第2のシリコン表面に第2のトランジスタを形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項20において、前記第1及び第2のシリコン表面を形成する工程は、前記第1のシリコン表面を規定する前記シリコン基板上に、選択的にエピタキシャル成長を行い、前記第1のシリコン表面と段差を有し、前記第1のシリコン表面よりも高い位置にある第2のシリコン表面を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項20又は21において、前記第1及び第2のシリコン表面を形成する工程は、第1及び第2のシリコン表面を、互いに直交する行方向及び列方向に、交互に形成する工程を含んでいることを特徴とする半導体装置の製造方法。
- 請求項22において、更に、前記第1及び第2のシリコン表面に形成される前記第1及び第2のトランジスタを互いに絶縁する絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項20において、前記第1のトランジスタを形成する工程は、
前記第1のシリコン表面に第1のゲート部を形成する工程と、
前記第1のシリコン表面にソース、ドレイン領域を形成する工程を含み、
前記第2のトランジスタを形成する工程は、
前記第2のシリコン表面に第2のゲート部を形成する工程と、
前記第2のシリコン表面にソース、ドレイン領域を形成する工程を含んでいることを特徴とする半導体装置の製造方法。 - 請求項24において、前記第1のトランジスタの第1のゲート部を形成する工程は、
下段ゲート部を形成する工程と、前記下段ゲート部上にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に上段ゲート部を形成する工程を含み、
前記第2のトランジスタの第2のゲート部は、前記上段ゲート部と同一工程で形成されることを特徴とする半導体装置の製造方法。 - 請求項22において、第1及び第2のシリコン表面を、互いに直交する行方向及び列方向に、交互に
形成する工程は、
前記シリコン基板表面にゲート絶縁膜、ゲート電極および被覆絶縁膜からなる前記下段ゲート部を形成する工程と、前記シリコン基板表面にソース、ドレイン拡散層を形成する工程と、前記下段ゲート部を覆うように、全面に第1の絶縁膜を形成する工程と、前記下段ゲート部が埋設されるように、前記第1の絶縁膜を前記シリコン基板表面までドライエッチングする工程を含むことを特徴とする半導体装置の製造方法。 - 請求項26において、前記第1の絶縁膜をドライエッチングする工程は、前記シリコン基板表面に形成されたソース,ドレイン拡散層よりも深い位置までエッチングすることを特徴とする半導体装置の製造方法。
- 請求項27において、前記第1の絶縁膜をドライエッチングした後、前記第1の絶縁膜の側壁に絶縁膜からなるサイドウォールを形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
- 請求項28において、前記絶縁膜からなるサイドウォールは、窒化シリコン膜もしくは酸化シリコン膜単層、あるいは窒化シリコン膜上に酸化シリコン膜を形成した2層膜からなることを特徴とする半導体装置の製造方法。
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